JP2005079287A - 集積回路 - Google Patents

Abstract

【課題】 内部抵抗が低い集積回路、特に、ＳＣＲ中のＮＰＮバイポーラトランジスタ及びＰＮＰバイポーラトランジスタのベース抵抗が低く、高い保護性能を維持しつつ保持電流を高く設定することができる静電気放電保護素子を提供する。
【解決手段】 Ｐ型シリコン基板１の表面にＮウエル２を形成し、Ｎウエル２の表面にＮ^＋拡散領域３（Ｎウエル電位制御用電極）及びＰ^＋拡散領域４（アノード）を形成する。Ｎ^＋拡散領域３とＰ^＋拡散領域４とはイオン注入マスクを用いて作り分ける。このとき、Ｐ型不純物の注入マスクの開口部とＮ型不純物の注入マスクの開口部との間隔Ｌを、Ｎ^＋拡散領域３とＰ^＋拡散領域４との間のリーク電流が所望の値となるように所定の間隔に調整し、両注入領域が０．２μｍ以上の長さで重なるようにする。
【選択図】 図３

Description

本発明はＬＳＩ（Large Scale Integrated circuit：大規模集積回路）等の半導体装置中に形成される集積回路に関し、特に、ＳＣＲ（Silicon Controlled Rectifier：サイリスタ）動作によりＬＳＩ中の各回路素子を静電気放電から保護する静電気放電保護素子に関する。

近時、半導体集積回路の高性能化が進み、高速動作が要求されている。一般に、高速動作が要求される回路の入力回路はＲＣ遅延を小さくする必要があるため、このような入力回路に静電気放電又は過電圧に対する保護回路を付加する場合、この保護回路の付加容量を可及的に小さくし、寄生容量の増大を抑制する必要がある。また、製造コストの観点からも、保護素子のレイアウト面積を小さくすることが要求されている。

このような、静電気放電保護素子（以下、ＥＳＤ（Electro Static Discharge：静電気放電）保護素子ともいう）に対する要求に応えられる保護素子として、サイリスタ（ＳＣＲ）を使用した保護素子が広く用いられている。以下、サイリスタを使用した保護素子の動作を説明する。

図１８は従来のシリコン基板上に形成されサイリスタを使用するＥＳＤ保護素子を示す断面図である。図１８に示すように、この従来のＥＳＤ保護素子においては、Ｐ⁻型シリコン基板１０１の表面に、Ｎウエル１０２及びＰウエル１０３が相互に隣接して形成されている。Ｐ⁻型シリコン基板１０１の表面におけるＮウエル１０２及びＰウエル１０３を囲む領域にはＳＴＩ（Shallow Trench Isolation：浅溝埋込分離）領域１０４が形成されている。そして、Ｎウエル１０２の表面にはＮウエル電位制御用電極としてのＮ^＋拡散領域１０５及びアノードとしてのＰ^＋拡散領域１０６が形成されており、このＮ^＋拡散領域１０５とＰ^＋拡散領域１０６とはＳＴＩ領域１０４により相互に離隔されている。また、Ｐウエル１０３の表面には、カソードとしてのＮ^＋拡散領域１０７及び基板電位制御用電極としてのＰ^＋拡散領域１０８が形成されており、Ｎ^＋拡散領域１０７とＰ^＋拡散領域１０８とはＳＴＩ領域１０４により相互に離隔されている。そして、Ｎ^＋拡散領域１０５、Ｐ^＋拡散領域１０６、Ｎ^＋拡散領域１０７、Ｐ^＋拡散領域１０８はこの順に一列に配列されている。また、これらの拡散領域の表面には、シリサイド１０９が形成されている。更に、サージ電流が印加される入力パッド１１０がＮ^＋拡散領域１０５（Ｎウエル電位制御用電極）及びＰ^＋拡散領域１０６（アノード）に接続されており、接地電位が印加されるグラウンドパッド１１１がＮ^＋拡散領域１０７（カソード）に接続されている。なお、入力パッド１１０には保護対象となる内部回路が接続されている。

この従来のＥＳＤ保護素子においては、Ｎ^＋拡散領域１０５（Ｎウエル電位制御用電極）−Ｐ⁻型シリコン基板１０１−Ｎ^＋拡散領域１０７（カソード）により横形ＮＰＮバイポーラトランジスタが形成され、Ｐ^＋拡散領域１０６（アノード）−Ｎウエル１０２−Ｐ^＋拡散領域１０８（基板電位制御用電極）により縦形ＰＮＰバイポーラトランジスタが形成されている。そして、Ｐ⁻型シリコン基板１０１又はＮウエル１０２中に電流が流れると、どちらかのバイポーラトランジスタが導通し、これにより、２つのバイポーラトランジスタは相互のコレクタ電流を強めるように作用し、正のフィードバックが働く。この結果、このＥＳＤ保護素子における入力パッド１１０からグラウンドパッド１１１までの電流経路の抵抗が低下する。これをラッチアップという。これにより、入力パッド１１０に入力されたサージ電流がグラウンドパッド１１１に流れ、内部回路を保護することが可能となる。

初期のサイリスタを使用したＥＳＤ保護素子においては、その保護動作の開始の誘引となるのは、入力パッド１１０にＮウエル１０２−基板１０１間の耐電圧を超えるサージ電圧が印加された場合である。通常、このサージ電圧の値は４０〜５０Ｖと極めて高く、ＣＭＯＳ回路では、保護される素子の耐電圧を越えている場合が多く、ＥＳＤ保護素子として機能させることが困難であった。そこで、サイリスタをより低い電圧で動作させる（トリガする）方式が数多く提案されている。例えば、特許文献１（米国特許第５，５０２，３１７号）には、低電圧トリガＳＣＲ（ＬＶＴＳＣＲ）と呼ばれている方式が記載されている。このＬＶＴＳＣＲにおいては、ＭＯＳトランジスタをトリガ素子として使用しており、ＬＶＴＳＣＲのトリガ電圧をこのＭＯＳトランジスタがスナップバックする電圧まで低くすることができる。

しかしながら、このようなＬＶＴＳＣＲにおいては、システムレベルのノイズによりＳＣＲがラッチアップしてしまう危険性が指摘されている。従来、この対策として、トリガ電流を高くする方法が知られている。しかし、実際のシステムレベルのノイズは様々であって予見できない面もあり、このようなシステムレベルのノイズによるラッチアップを確実に防止するためには、ＳＣＲのトリガ電流を極めて高く設定する必要がある。しかし、ＳＣＲのトリガ電流を極めて高く設定すると、被保護素子を保護できなくなる可能性があり、重大な危険性がある。

従って、システムレベルのノイズによるラッチアップ対策として最も安全な方法は、ＥＳＤ保護素子が一旦ラッチアップした後に、このＥＳＤ保護素子をラッチアップさせ続けるために必要な保持電圧を電源電圧より高い値に設定するか、又はこのＥＳＤ保護素子をラッチアップさせ続けるために必要な保持電流をドライバが供給可能な電流より大きい値に設定することである。このようにすれば、ノイズによりＥＳＤ保護素子が一旦ラッチアップしても、このＥＳＤ保護素子に、保持電圧以上の電圧又は保持電流以上の電流が印加され続けることがないため、ＥＳＤ保護素子はすぐに元の状態に戻る。

図１９は、横軸にＥＳＤ保護素子に入力される電圧をとり、縦軸にＥＳＤ保護素子に流れる電流をとって、ＥＳＤ保護素子のＩ−Ｖ特性を示すグラフ図である。図１９に示すように、ＥＳＤ保護素子にラッチアップ開始電圧Ｖ_０を超える電圧が印加されると、電流が流れ始め、トリガ電圧Ｖ_１に達すると、ラッチアップを起こし、ＥＳＤ保護素子が低抵抗状態となる。これにより、電流が大量に流れるようになる。このとき、ラッチアップを維持するために必要な最低電圧が保持電圧Ｖ_２であり、最低電流が保持電流Ｉ_２である。

サイリスタの保持電圧Ｖ_２は、そのターンオンした状態におけるＩ−Ｖ直線を外挿すれば、２つのダイオードの順方向の電圧に相当する１Ｖ程度の電圧になることがわかる。そして、素子の両端部の電位差は電流経路の抵抗とその電流値との積で決まるため、保持電流を高くすることにより、保持電圧を高くすることができる。

ＥＳＤ保護素子の保持電流を調整するためには、ＥＳＤ保護素子の抵抗を調整すればよく、そのためには、サイリスタ内部の抵抗、即ち、基板抵抗及びウエル抵抗等を調整することが考えられる。しかしながら、高抵抗シリコン基板では、サイリスタのアノード及びカソード周辺の電位分布はかなり複雑になってしまい、電位分布を予め計算しても、実際の素子の電位分布は大きな誤差を含むことになる。また、ＥＳＤ保護素子の設計を同じとしても、それを製造する工場間で差が生じる可能性もある。このため、予めＥＳＤ保護素子内の電位分布を計算して、この計算結果に基づいてＥＳＤ保護素子における拡散層の配置等の設計レイアウトパターンを決定しても、実際にＥＳＤ保護素子を試作した後に設計レイアウトパターンを変更する必要が生じることが予想される。この場合には、拡散層形成工程以降の全てのレティクルに修正を施さねばならず、リワークのために大きなコストが発生する。

この問題を回避するために、サイリスタの内部抵抗ではなく、外部抵抗を用いてＳＣＲの特性を調整する技術が開示されている（例えば、特許文献２（米国特許第５，０１２，３１７号）及び特許文献３（米国特許第５，７４７，８３４号）参照。）。しかしながら、外部抵抗を設けてＳＣＲの特性を調整するためには、ＳＣＲの基板抵抗及びウエル抵抗等の内部抵抗を十分に低くしておく必要がある。しかし、高抵抗基板を使用する場合には、基板抵抗値は拡散層の大きさ及び設計上の制約により、通常のレイアウト方法では内部抵抗を十分に低くできない場合が多い。

特許文献４（米国特許出願公開第２００２／０１５３５７１号明細書）及び非特許文献１（“High Holding Current SCRs (HHI-SCR) for ESD Protection and Latch-up Immune for IC Operation” 2002年, Electrical Overstress/Electrostatic Discharge Symposium Proceedings 2000, 1A.3.1）には、基板抵抗及びＮウエル抵抗を低くするために、アノード及びカソードを細かく分割して電流をアノード及びカソードの両側面から取り出すようにする方法が提案されている。このようなＳＣＲを保持電流制御型ＳＣＲという。

図２０は特許文献４及び非特許文献１に記載された従来のＥＳＤ保護素子を示す平面図及び断面図である。図２０に示すように、この従来のＥＳＤ保護素子においては、半導体基板１２１の表面に相互に隣接するようにＮウエル１２２及びＰウエル１２３が形成されている。そして、Ｎウエル１２２の表面にはＮ^＋拡散領域１２４及びＰ^＋拡散領域１２５が交互に１列に相互に離隔して配置されており、Ｐウエル１２３の表面にもＮ^＋拡散領域１２４及びＰ^＋拡散領域１２５が交互に１列に相互に離隔して配置されている。このとき、Ｐウエル１２３の表面におけるＮウエル１２２の表面に形成されたＮ^＋拡散領域１２４に対応する位置にはＰ^＋拡散領域１２５が配置され、Ｐウエル１２３の表面におけるＮウエル１２２の表面に形成されたＰ^＋拡散領域１２５に対応する位置にはＮ^＋拡散領域１２４が配置されている。サイリスタ周辺のＰ^＋拡散領域１２５は、抵抗値が１〜１０Ω程度のポリシリコンからなる外部抵抗（図示せず）を介して、グラウンド電極（図示せず）に接続されている。

非特許文献１には、この外部抵抗の抵抗値を調整することにより、保持電流を調整できると記載されている。サイリスタのトリガ電流は、Ｐ^＋拡散領域１２５に接続されたＮ型ＭＯＳトランジスタから供給される。これにより、保持電圧を２．５Ｖ以上に調整できると記載されている。

また、特許文献５（米国特許第４，９３９，６１６号）には、ＥＳＤ保護素子において、Ｎウエル内の電流経路にＮ^＋拡散領域を設け、このＮ^＋拡散領域を入力パッドに接続することによりこのＮ^＋拡散領域の電位を固定してＮウエルの抵抗値を調整する技術が開示されている。また、特許文献４には、トリガ電流を高くする技術も開示されている。

米国特許第５，５０２，３１７号 米国特許第５，０１２，３１７号 米国特許第５，７４７，８３４号 米国特許出願公開第２００２／０１５３５７１号明細書 米国特許第４，９３９，６１６号 "High Holding Current SCRs (HHI-SCR) for ESD Protection and Latch-up Immune for IC Operation" Electrical Overstress/Electrostatic Discharge Symposium Proceedings 2002, 1A.3.1

しかしながら、上述の従来の技術には以下に示すような問題点がある。特許文献４及び非特許文献１並びに特許文献５に記載されているような基板抵抗及びウエル抵抗を低減する技術では、サイリスタの内部抵抗を十分に低減することができない。また、特許文献４に記載されているトリガ電流を高くする技術では、通常動作時のトリガ電流は高く設定できるが、保持電圧及び保持電流を高くすることはできない。特許文献５においては、アノードからＮウエル電位制御用電極を介して電源線へ到る電流経路の抵抗を低くすることで、通常動作時のラッチアップの可能性を低くしてはいるが、実際問題として、従来技術でも述べたように,ノイズの進入経路が明白ではなく予見できない以上、この方式ではラッチアップ防止の信頼性が極めて低くなってしまう。

また、ＳＣＲの保持電流を高くするために、基板抵抗又はウエル抵抗を低減する方法では、図２０に示すように、アノード−カソード間に拡散層を形成しなければならないが、そのために、アノード−カソード間隔が広くなるため、ＳＣＲ動作時のダイナミック抵抗が高くなったり、また、ラッチアップ状態になるまでの遷移時間が長くなったり、ＳＣＲ自体の破壊電流が低くなる場合もあったりする等の問題点がある。

更に、特許文献５に記載されているように、アノード及びカソード等の拡散層を細かく分割して、その間に電位制御用電極を多数配置する方法では、結局は抵抗を下げるために、電位制御用電極の面積を広くしなければならないということになってしまい、レイアウト面積が広くなってしまうという問題点がある。特に、この方法をＳＯＩ基板上に形成されるＳＣＲに適用することを考えると、完全空乏化型又はそれに近い素子の場合に、基板抵抗及びウエル抵抗を低くできないという問題が特に重大になってしまい、実質上、この方法の適用は困難であるという問題がある。

本発明はかかる問題点に鑑みてなされたものであって、内部抵抗が低い集積回路、特に、ＳＣＲ中のＮＰＮバイポーラトランジスタ及びＰＮＰバイポーラトランジスタのベース抵抗が低く、高い保護性能を維持しつつ保持電流を高く設定することができる静電気放電保護素子を提供することを目的とする。

本発明に係る集積回路は、少なくとも表面が半導体からなる基板の表面に形成された集積回路において、前記基板の表面に第１導電型不純物が注入されて形成された第１導電型領域と、前記基板の表面に第２導電型不純物が注入されて形成された第２導電型領域と、を有し、前記基板の表面における前記第１導電型不純物を注入した第１注入領域と前記第２導電型不純物を注入した第２注入領域との間の間隔は、前記第１導電型領域と第２導電型領域との間の所望のリーク電流の大きさに応じて設定されていることを特徴とする。

本発明においては、第１注入領域と第２注入領域との間の間隔を最適に設定することにより、第１導電型領域と第２導電型領域との間のリーク電流を所望の大きさに調節することができ、両領域間の抵抗値を最適な値に調節することができる。これにより、集積回路の特性を任意に調整することができる。

また、前記第１注入領域と前記第２注入領域とは相互に重なっていることが好ましい。これにより、第１導電型領域と第２導電型領域との間の抵抗値を低減することができる。

更に、前記第１注入領域と前記第２注入領域とが重なっている領域における前記第１注入領域から前記第２注入領域に向かう方向の長さが０．２μｍ以上であることがより好ましい。これにより、第１導電型領域と第２導電型領域との間の抵抗値を安定して低減することができる。

本発明に係る他の集積回路は、少なくとも表面が半導体からなる基板の表面に形成された集積回路において、前記基板の表面に第１導電型不純物が注入されて形成された第１導電型領域と、前記基板の表面における前記第１導電型領域から離隔した位置に第２導電型不純物が注入されて形成された第２導電型領域と、前記第１導電型領域と前記第２導電型領域との間に形成され前記第１導電型領域及び前記第２導電型領域に接する拡散領域と、を有し、前記拡散領域における前記第１導電型領域から前記第２導電型領域に向かう方向の長さは、前記第１導電型領域と第２導電型領域との間の所望のリーク電流の大きさに応じて設定されていることを特徴とする。

また、前記集積回路は、前記基板の表面が、第１導電型である第１の部分及び第２導電型である第２の部分を備え、前記第１導電型領域及び第２導電型領域は前記第１の部分に形成されており、前記第２の部分に形成された他の第１導電型領域及び他の第２導電型領域を有し、前記第２導電型領域及び前記他の第１導電型領域のうち一方に静電気放電を印加し他方に基準電位を印加することにより静電気保護素子として機能するものであってもよい。これにより、静電気保護素子中に形成されるバイポーラトランジスタのベース抵抗が低減し、保持電流及び保持電圧が高く、ノイズによりラッチアップすることを防止できる静電気放電保護素子を得ることができる。

このように、本発明によれば、第１注入領域と第２注入領域との間の間隔を所望のリーク電流の大きさに応じて最適に設定することにより、第１導電型領域と第２導電型領域との間の抵抗値を最適な値に調節することができる。これにより、集積回路の特性を任意に調整することができる。

以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本実施形態に係る集積回路を示す平面図であり、図２は図１に示すＡ−Ａ’線による断面図である。本実施形態に係る集積回路はＥＳＤ保護素子である。図１及び図２に示すように、このＥＳＤ保護素子においては、Ｐ型シリコン基板１の表面にＮウエル２が形成されており、Ｎウエル２の表面には、Ｎウエル電位制御用電極としてのＮ^＋拡散領域３が形成されている。Ｐ型シリコン基板１の表面に垂直な方向から見て（以後、平面視で、という）Ｎ^＋拡散領域３の形状は一方向に延びる矩形である。また、このＮ^＋拡散領域３から離隔した位置に、アノードとしてのＰ^＋拡散領域４が２ヶ所形成されている。更に、２ヶ所のＰ^＋拡散領域４の間には、トリガ用電極としてのＮ^＋拡散領域５が形成されている。Ｐ^＋拡散領域４及びＮ^＋拡散領域５の配列方向は、Ｎ^＋拡散領域３の長手方向と平行である。

また、Ｐ型シリコン基板１の表面におけるＮウエル２から離隔した領域には、Ｎ^＋拡散領域３と共にＰ^＋拡散領域４及びＮ^＋拡散領域５を挟むように、矩形のＮ^＋拡散領域６が形成されている。平面視で、Ｎ^＋拡散領域６の形状はＮ^＋拡散領域３の長手方向に延びる矩形である。Ｎ^＋拡散領域６はＳＣＲのカソードとして機能する。更に、Ｐ^＋拡散領域４及びＮ^＋拡散領域５と共にＮ^＋拡散領域６を挟むように、基板電位制御用電極としての矩形のＰ^＋拡散領域７が形成されている。平面視で、Ｎ^＋拡散領域３、Ｎ^＋拡散領域６、Ｐ^＋拡散領域７の形状はほぼ等しく、これらの領域の長手方向は相互に平行である。また、この長手方向に直交する方向に、Ｎ^＋拡散領域３、Ｐ^＋拡散領域４及びＮ^＋拡散領域５、Ｎ^＋拡散領域６、Ｐ^＋拡散領域７がこの順に配列されている。

Ｎ^＋拡散領域３及びＰ^＋拡散領域４並びに両領域間の領域の表面にはシリサイド８が形成されており、Ｎ^＋拡散領域６及びＰ^＋拡散領域７並びに両領域間の領域の表面にはシリサイド９が形成されている。また、Ｐ型シリコン基板１の表面におけるシリサイド８及び９が形成されていない領域には、ＳＴＩ領域１０が形成されている。更に、Ｎ^＋拡散領域３及びＰ^＋拡散領域４はシリサイド８を介して入力パッド１１に接続されており、Ｎ^＋拡散領域６及びＰ^＋拡散領域７はシリサイド９を介して接地電極１２に接続されている。なお、図１においては、便宜上、シリサイド８及び９は図示を省略されている。更にまた、Ｎ^＋拡散領域５（トリガ用電極）にはトリガ素子（図示せず）が接続されている。トリガ素子は例えば、カソードとの間に直列に接続された数段のダイオード、又はＮＭＯＳトランジスタ等により形成することができる。なお、トリガ方法はこの方法に限らず、他の方法でもよい。

Ｎ^＋拡散領域３（Ｎウエル電位制御用電極）とＰ^＋拡散領域４（アノード）とは、イオン注入マスクを用いて作り分けられている。このとき、Ｐ型不純物の注入マスクの開口部とＮ型不純物の注入マスクの開口部との間隔Ｌは、Ｎ^＋拡散領域３（Ｎウエル電位制御用電極）とＰ^＋拡散領域４（アノード）との間のリーク電流が所望の値となるように、所定の間隔に調整されている。Ｎ^＋拡散領域３及びＰ^＋拡散領域４に不純物を注入後、種々のプロセスを経るに従って、両領域の不純物が拡散し、両領域の間でＰＮ接合が形成される。これにより、ＰＮＰダイオードのエミッタ−ベース間のＰＮ接合ダイオードが形成されることになり、サイリスタが形成される。即ち、Ｐ^＋拡散領域４（アノード）−Ｎウエル２−Ｐ型シリコン基板１により、ＰＮＰバイポーラトランジスタが形成され、Ｎウエル２−Ｐ型シリコン基板１−Ｎ^＋拡散領域６（カソード）により、ＮＰＮバイポーラトランジスタが形成される。これにより、Ｐ^＋拡散領域４（アノード）−Ｎウエル２−Ｐ型シリコン基板１−１−Ｎ^＋拡散領域６（カソード）からなるＰＮＰＮサイリスタが形成される。

図２はＮ^＋拡散領域３とＰ^＋拡散領域４との間隔Ｌが正の値であり、Ｎ^＋拡散領域３とＰ^＋拡散領域４とが離隔している場合であるが、間隔Ｌの値が０又は負の値、即ち、Ｎ^＋拡散領域３とＰ^＋拡散領域４とが不純物注入直後に相互に接触しているか、オーバーラップしている場合もある。図３は、図１に示すＡ−Ａ’線による断面図であり、間隔Ｌが負の値である場合を示す。間隔Ｌは例えば−０．２μｍ以下、即ち、オーバーラップしている領域１３の長さは０．２μｍ以上である。

次に、上述の如く構成された本実施形態に係るＥＳＤ保護素子の動作について説明する。図１及び図２に示すように、入力パッド１１に静電気放電によるサージ電流が入力されると、このサージ電流がトリガ素子（図示せず）に印加される。そして、トリガ素子に印加される電圧が一定値を超えると、このトリガ素子に電流が流れる。これにより、Ｎ^＋拡散領域５（トリガ用電極）を介してＮウエル２に正電位が印加され、Ｎウエル２とＰ型シリコン基板１との間のＰＮ接合がターンオンし、Ｐ^＋拡散領域４（アノード）とＮ^＋拡散領域６（カソード）との間に電流が流れる。このとき、Ｎ^＋拡散領域６（カソード）から放出される電子電流の一部はＰ^＋拡散領域７（基板電位制御用電極）に流れるが、残部はＮ^＋拡散領域６（カソード）−Ｐ型シリコン基板１−Ｎウエル２からなるＮＰＮバイポーラトランジスタを経由してＮウエル２に流入し、Ｎ^＋拡散領域３（Ｎウエル電位制御用電極）に吸収される。

このとき、Ｎウエル２内を電流が流れることにより、Ｎウエル２内に電流値と抵抗値との積に相当する電位差が発生し、Ｎウエル２におけるＰ^＋拡散領域４（アノード）−Ｎウエル２−Ｐ型シリコン基板１からなるＰＮＰバイポーラトランジスタのベースとなる部分の電位が低くなる。これにより、このＰＮＰバイポーラトランジスタがターンオンして電流を流すようになり、Ｐ型シリコン基板１に電流が流入し、Ｐ型シリコン基板１の電位が上昇する。Ｐ型シリコン基板１は、Ｎ^＋拡散領域６（カソード）−Ｐ型シリコン基板１−Ｎウエル２からなるＮＰＮバイポーラトランジスタのベースを構成しているため、このＮＰＮバイポーラトランジスタが更に導通する。この結果、これらのバイポーラトランジスタにおいて正のフィードバックが生じ、Ｐ^＋拡散領域４（アノード）−Ｎウエル２−Ｐ型シリコン基板１−１−Ｎ^＋拡散領域６（カソード）からなるＰＮＰＮサイリスタに低抵抗な電流経路が形成され、入力パッド１１に入力されたサージ電流が、接地電極１２に流れるようになる。これにより、このサージ電流から内部回路を保護することができる。

本実施形態においては、Ｎ^＋拡散領域３とＰ^＋拡散領域４との間隔Ｌを所定の値に調節することにより、Ｎ^＋拡散領域３とＰ^＋拡散領域４との間のリーク電流の大きさを調節することができる。これにより、ＰＮＰバイポーラトランジスタの電流増幅率を調節することができるため、ＥＳＤ保護素子の抵抗値を調整し、ＥＳＤ保護素子の保持電流及び保持電圧並びにトリガ電流等を調節することができる。

特に、間隔Ｌを負の値とし、Ｎ^＋拡散領域３とＰ^＋拡散領域４とをオーバーラップさせることにより、両領域間に大きなリーク電流を流すことができる。これにより、Ｎ^＋拡散領域３とＰ^＋拡散領域４との間で電流がバイパスされ、実効的なＮウエル抵抗が低減される。この結果、ＥＳＤ保護素子の抵抗値が低くなり、ＥＳＤ保護素子の保持電流及び保持電圧を高くすることができる。これにより、ノイズに起因するＥＳＤ保護素子のラッチアップを防止し、ＥＳＤ保護素子の信頼性を向上させることができる。

ＥＳＤ保護素子の保持電流及び保持電圧を高くするためには、間隔Ｌは−０．２μｍ以下とすることが好ましい。即ち、不純物イオン注入直後のＮ^＋拡散領域３とＰ^＋拡散領域４とがオーバーラップしている領域１３の長さを０．２μｍ以上とすることが好ましい。これは、不純物注入の目ずれ（誤差）は０．１乃至０．２μｍ程度であるため、オーバーラップさせる領域１３の長さを０．２μｍ以上とすることにより、不純物注入の目ずれを吸収し、両領域を確実にオーバーラップさせることができるためである。

次に、本第１の実施形態の変形例について説明する。図４は本変形例に係るＥＳＤ保護素子を示す断面図である。図４に示すように、このＥＳＤ保護素子においては、入力パッド１１とＮ^＋拡散領域３（Ｎウエル電位制御用電極）との間に、外部抵抗１５が接続されている。外部抵抗１５は例えばポリシリコンからなる抵抗素子である。これにより、この外部抵抗１５の抵抗値を調節することにより、ＥＳＤ保護素子の特性を調整することができる。本変形例における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。

なお、接地電極１２とＮ^＋拡散領域６（カソード）との間に外部抵抗を設けてもよく、接地電極１２とＰ^＋拡散領域７（基板電位制御用電極）との間に外部抵抗を設けてもよく、双方に外部抵抗を設けてもよい。

次に、本発明の第２の実施形態について説明する。図５は本実施形態に係るＥＳＤ保護素子を示す平面図であり、図６は図５に示すＢ−Ｂ’線による断面図である。なお、図５及び図６においては、入力パッド及び接地電極等のサイリスタの外部に設けられる構成要素は、図示を省略されている。また、図５においては、シリサイド８及び９は図示を省略されている。図５及び図６に示すように、本実施形態に係るＥＳＤ保護素子においては、前述の第１の実施形態に係るＥＳＤ保護素子と比較して、オーバーラップ領域１３の替わりに、Ｎ^＋拡散領域３（Ｎウエル電位制御用電極）とＰ^＋拡散領域４（アノード）との間に拡散領域２１が形成されている。拡散領域２１はＮ^＋拡散領域３及びＰ^＋拡散領域４とは異なる工程で形成されたものであり、拡散領域２１の導電型はＮ型であってもＰ型であってもよい。また、拡散領域２１におけるＮ^＋拡散領域３からＰ^＋拡散領域４に向かう方向の長さは、Ｎ^＋拡散領域３（Ｎウエル電位制御用電極）とＰ^＋拡散領域４（アノード）との間のリーク電流が所望の値となるように、所定の間隔に調整されている。この長さは０．４μｍ以上であることが好ましい。これにより、Ｎ^＋拡散領域３及びＰ^＋拡散領域４を形成するためのイオン注入工程の目ずれの影響を受けにくくなる。本実施形態における上記以外の構成及び動作は、前述の第１の実施形態と同様である。

前述の第１の実施形態においては、高濃度拡散領域、即ち、Ｎ^＋拡散領域３及びＰ^＋拡散領域４同士を隣接又はオーバーラップさせてＰＮ接合を形成している。このため、不純物の注入条件及びその後の熱処理条件等のプロセス条件によって濃度分布が変化してしまい、ＰＮ接合部分の濃度分布を制御しにくい場合がある。このような高濃度拡散領域同士のＰＮダイオードの特性を決定しているプロセス要因を分析すると、以下の要因が考えられる。
・各不純物の注入に目ずれがあり、注入位置に０．１乃至０．２μｍ程度のばらつきがある。
・２種類の高濃度不純物が混在することにより拡散が影響を受け、不純物分布が影響を受ける。
・２種類の高濃度不純物が混在することにより、活性化率が影響を受ける。
・各不純物が深さ方向に分布を持つために、接合特性にも深さ依存性がある可能性がある。
このうち、オーバーラップ領域の長さが目ずれの影響を受けないように、この長さを十分に大きくとっておくこと、及び、Ｐ型不純物及びＮ型不純物の注入ドーズ量の差を、両者が混在しても混在領域の抵抗率が影響を受けないように、十分に大きく取っておくことにより、制御性を高くすることができる。

例えば、接合領域の濃度分布を簡単にＰ^＋不純物の濃度を１×１０^２０ｃｍ^−３、Ｎ^＋不純物の濃度を１．５×１０^２０ｃｍ^−３として考えてみると、接合領域が十分にオーバーラップしている場合、例えば、Ｌ＝−０．２５μｍ、及びＬ＝−０．５μｍである場合、この接合領域はＰ^＋／Ｎ／Ｎ^＋ダイオードとなり、Ｎ領域中の濃度はほぼＰ^＋不純物の濃度とＮ^＋不純物の濃度との差となり、抵抗値及び活性化率も熱処理履歴が大きく変わらない限り変動することが少ない。また、オーバーラップ量を十分にとることにより、オーバーラップ領域の長さが目ずれの影響を受けることを防止できる。このように、Ｐ^＋／Ｎ接合の特性は、接合境界近傍の不純物分布の影響は受けるものの、一旦プロセスが決定されると、分布が大きく変わることはない。

しかしながら、このような条件が満たされない場合には、ＰＮ接合部分の特性を安定して制御することは困難である。これに対して、本実施形態においては、Ｎ^＋拡散領域３とＰ^＋拡散領域４との間に、中濃度領域、即ち、不純物濃度がＮ^＋拡散領域３及びＰ^＋拡散領域４等の高濃度領域の不純物濃度よりも低く、両者が共存しても導電型が反転しないような濃度範囲の領域を形成する。これにより、ＰＮ接合部分の性質が決まりやすくなり、ＰＮダイオードの性質が間隔Ｌに依存しにくくなる。保持電流の調整は、その注入条件を調節することで行うことができる。本実施形態における上記以外の効果は前述の第１の実施形態と同様である。

次に、本発明の第３の実施形態について説明する。図７は本実施形態に係るＥＳＤ保護素子を示す平面図である。図７においては、入力パッド及び接地電極等のサイリスタの外部に設けられる構成要素、並びにシリサイドは図示を省略されている。図７に示すＣ−Ｃ’線による断面図は、図６と同様になる。図７に示すように、本実施形態に係るＥＳＤ保護素子においては、前述の第２の実施形態に係るＥＳＤ保護素子と比較して、Ｎ^＋拡散領域３とＰ^＋拡散領域４との間の領域に、拡散領域２１が部分的に形成されている。本実施形態においては、拡散領域２１の幅Ｗの合計値を調整することにより、Ｎ^＋拡散領域３とＰ^＋拡散領域４との間のリーク電流を調節し、ＥＳＤ保護素子の保持電流等を調節することができる。

ＣＭＯＳＬＳＩプロセスで用いることができる不純物注入は、条件が限られているので、前述の第２の実施形態において、拡散領域２１の不純物濃度のみによりＥＳＤ保護素子の保持電流を調節するためには、拡散領域２１を形成する特別な追加工程が必要となる可能性がある。このため、製造コストの観点からは、拡散領域２１を形成するための専用の不純物注入工程を設けず、通常のＣＭＯＳＬＳＩプロセスにおける不純物注入工程を利用することが好ましい。しかしながら、この場合は、不純物の注入条件が固定されているため、拡散領域２１の不純物濃度のみによっては、ＥＳＤ保護素子の保持電流等の特性を調節しきれない場合がある。

このような場合には、前述の第１の実施形態の変形例のように、外部抵抗によりＥＳＤ保護素子の特性を調節するか、又は、本実施形態のように、拡散領域２１の幅を調節することにより、ＥＳＤ保護素子の特性を調節する。本実施形態における上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。

次に、本第３の実施形態の変形例について説明する。図８は本変形例に係るＥＳＤ保護素子を示す平面図である。図８に示すＤ−Ｄ’線による断面図は、図６と同様になる。図８に示すように、本変形例に係るＥＳＤ保護素子においては、Ｎ^＋拡散領域３（Ｎウエル電位制御用電極）が複数の領域に分割されており、２ヶ所のＰ^＋拡散領域４（アノード）が相互に接続されて１つの拡散領域となっている。そして、各Ｎ^＋拡散領域３とＰ^＋拡散領域４との間に、夫々拡散領域２１が形成されている。また、複数のＮ^＋拡散領域３（Ｎウエル電位制御用電極）のうちいくつかのＮ^＋拡散領域３のみが電位制御用電極又は配線により入力パッド１１（図２参照）に接続されており、残りのＮ^＋拡散領域３は入力パッド１１に接続されていない。本変形例における上記以外の構成及び動作は前述の第２の実施形態と同様である。

本変形例においては、複数のＮ^＋拡散領域３のうちいくつかを選択的に入力パッドに接続することにより、保持電流等のＥＳＤ保護素子の特性を調節することができる。本変形例における上記以外の効果は、前述の第２の実施形態と同様である。

次に、本発明の第４の実施形態について説明する。図９は本実施形態に係るＥＳＤ保護素子を示す平面図であり、図１０は図９に示すＥ−Ｅ’線による断面図である。また、図１１は保持電流制御回路を示す回路図である。なお、図９においては、シリサイド及びサイドウオールは図示を省略されている。図９及び図１０に示すように、本実施形態に係るＥＳＤ保護素子においては、前述の第１の実施形態に係るＥＳＤ保護素子と比較して、Ｎ^＋拡散領域３（Ｎウエル電位制御用電極）とＰ^＋拡散領域４（アノード）との間の領域上にゲート酸化膜２２が設けられており、このゲート酸化膜２２上にゲート電極２３が設けられている。ゲート電極２３の表面にはシリサイド２４が形成されている。即ち、Ｎ^＋拡散領域３（Ｎウエル電位制御用電極）とＰ^＋拡散領域４（アノード）とはゲート電極２３により分離されており、両領域のイオン注入の境界がゲート電極２３上にくるようになっている。

また、ゲート酸化膜２２及びゲート電極２３の側方にはサイドウオール２５が設けられている。そして、Ｎウエル２の表面におけるＮ^＋拡散領域３（Ｎウエル電位制御用電極）側のサイドウオール２５の直下域には、Ｎ型トランジスタのエクステンション領域２６又はＬＤＤ（Lightly Doped Drain：低不純物濃度ドレイン）領域が形成されている。また、Ｎウエル２の表面におけるＰ^＋拡散領域４（アノード）側のサイドウオール２５の直下域には、Ｐ型トランジスタのエクステンション領域２７又はＬＤＤ領域が形成されている。そして、ゲート電極２３、Ｎ^＋拡散領域６（カソード）及びＰ^＋拡散領域７（基板電位制御用電極）並びに入力パッド１１には、保持電流制御回路２８が接続されている。

図１１に示すように、保持電流制御回路２８においては、入力パッド１１（図９参照）に接続された配線３１と接地電極１２との間に、３個のダイオード３２及び抵抗３３がこの順に直列に接続されている。３個のダイオード３２はいずれも配線３１から接地電極１２に向かう方向が順方向となっており、１個のダイオード３２の抵抗値は例えば１ｋΩ以下であり、３個のダイオード３２に電流が流れるしきい値は、ＥＳＤ保護素子が形成される半導体装置の通常の動作時に印加される電圧よりも高い値に設定されている。また、抵抗３３の抵抗値は例えば１００ｋΩ以下である。また、配線３１と接地電極１２との間には、ダイオード３２及び抵抗３３からなる回路と並列に、ＣＭＯＳインバータ３４及び３５が接続されている。そして、最後段のダイオード３２と抵抗３３との接続点Ｎ１がＣＭＯＳインバータ３４の入力に接続されており、ＣＭＯＳインバータ３４の出力がＣＭＯＳインバータ３５の入力に接続されており、ＣＭＯＳインバータ３５の出力がゲート電極２３（図９参照）に接続されている。本実施形態に係る上記以外の構成は、前述の第１の実施形態と同様である。

次に、上述の如く構成された本実施形態に係るＥＳＤ保護素子の動作について説明する。このＥＳＤ保護素子が形成された半導体装置の通常動作時に印加される電圧よりも高いサージ電圧が入力パッド１１に印加されると、このサージ電圧が保持電流制御回路２８の配線３１に伝達され、ダイオード３２に印加される。このとき、印加された電圧が３個のダイオード３２により設定されたしきい値よりも高いため、ダイオード３２及び抵抗３３に電流が流れる。これにより、接続点Ｎ１の電位が上昇し、この電位上昇がＣＭＯＳインバータ３４及び３５を介してゲート電極２３に伝達され、ゲート電極３２の電位が入力パット１１の電位とほぼ等しくなる。この結果、Ｎ^＋拡散領域３（Ｎウエル電位制御用電極）とＰ^＋拡散領域４（アノード）とが分離され、サイリスタがトリガしやすくなり、トリガ電流及び保持電流を低く設定することができる。一方、入力パッド１１に印加される電圧が半導体装置の通常動作時に印加される電圧以下であると、ダイオード３２が導通しないため、ゲート電極３３には接地電位に近い電位が印加される。このため、Ｎウエル２の表面におけるゲート電極２３の直下域がＰ型に反転し、この領域と、Ｎ型トランジスタのエクステンション領域２６（又はＬＤＤ領域）との間のＰＮ接合３６におけるリーク電流が大きくなり（リーキーになり）、ＥＳＤ保護素子の保持電流が高く設定される。この結果、ラッチアップしにくくなる。本実施形態における上記以外の動作は、前述の第１の実施形態と同様である。

上述の第１乃至第３の実施形態においては、ＳＣＲがトリガしたときにも高いトリガ電流が必要であり、ＳＣＲが完全にラッチするまでに、電圧のオーバーシュート量が大きくなる場合がある。そして、これを避けるためには、トリガ素子のサイズを大きくしなければならないという問題点がある。

これに対して、本実施形態においては、保持電流制御回路２８を設けることにより、通常動作時の入力電圧範囲を超えた電圧値又は電源電圧が印加されているかどうかを基準にして、保持電流を制御することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。

次に、本第４の実施形態の第１の変形例について説明する。図１２は本変形例に係るＥＳＤ保護素子を示す断面図である。図１２に示すように、本変形例においては、Ｎウエル２の表面におけるＮ^＋拡散領域３（Ｎウエル電位制御用電極）側のサイドウオール２５の直下域に、Ｐ型トランジスタのエクステンション領域２７又はＬＤＤ領域が形成されている。本変形例における上記以外の構成は、前述の第４の実施形態と同様である。

本変形例においては、このＰ型トランジスタのエクステンション領域２７又はＬＤＤ領域とＮ^＋拡散領域３（Ｎウエル電位制御用電極）との間で、ＰＮ接合３７が形成される。また、上述の第４の実施形態と同様に、入力パッドにサージ電流が入力されたときには、アノードがＰＮ接合部分と電気的に分離されるため、トリガ電流を低くできる。本変形例における上記以外の動作及び効果は、前述の第４の実施形態と同様である。

次に、本第４の実施形態の第２の変形例について説明する。図１３は本変形例に係るＥＳＤ保護素子を示す断面図である。図１３に示すように、本変形例においては、Ｎ^＋拡散領域３（Ｎウエル電位制御用電極）とＰ^＋拡散領域４（アノード）との間にＰ^＋拡散領域４１を形成し、Ｐ^＋拡散領域４とＰ^＋拡散領域４１との間の領域上にゲート酸化膜２２及びゲート電極２３を設けている。ゲート電極２３の幅は、例えば設計ルール上許容される最小値とし、例えは０．１μｍとする。本変形例における上記以外の構成は、上述の第４の実施形態と同様である。本変形例においても、上述の第４の実施形態と同様に、入力パッドにサージ電流が入力されたときには、アノードがＰＮ接合部分と電気的に分離されるため、トリガ電流を低くできる。

なお、上述の第４の実施形態並びにその第１及び第２の変形例においては、保持電流制御回路として、図１１に示した回路以外の回路を使用することもできる。図１４は他の保持電流制御回路を示す回路図である。図１４に示すように、この保持電流制御回路においては、電源（図示せず）に接続された配線４５と接地電極１２との間にＣＭＯＳインバータ４２が接続されており、ＣＭＯＳインバータ４２の入力は配線４１に接続され、出力はゲート電極２３（図９参照）に接続されている。

また、図１５は更に他の保持電流制御回路を示す回路図である。図１５に示すように、この保持電流制御回路においては、電源（図示せず）に接続された配線４５と接地電極１２との間にＣＭＯＳインバータ４２が接続されている。また、配線４５と接地電極１２との間には抵抗４３及び容量４４がこの順に直列に接続されている。即ち、抵抗４３及び容量４４からなる回路は、ＣＭＯＳインバータ４２と並列に接続されている。そして、抵抗４３と容量４４との接続点Ｎ２がＣＭＯＳインバータ４２の入力に接続され、ＣＭＯＳインバータ４２の出力はゲート電極２３（図９参照）に接続されている。

この保持電流制御回路においては、配線４５に電源電圧が加わっていると、ゲート電位はグラウンドとなり、配線４５に印加される電流の周波数がサージ電流の周波数帯域（１００ＭＨｚ以下）にある場合は、電位によらず、ゲート電極は電源電位と同電位になるように、抵抗４３及び容量４４を設定する。サイリスタが低抵抗で接続されていれば、ゲート電位が入力電圧とほぼ同じ電位になるが、そうでなくとも、電源が入力に接続されている経路の抵抗値が高いか、接続されていなければ、高抵抗状態となって、入力電位に近くなくても、サイリスタはオフしてしまう。従って、通常の動作状態とＥＳＤとを区別できる。

なお、上述の本第４の実施形態及びその変形例においては、アノードとＮウエル電位制御用電極との間のＰＮ接合を制御する技術であるが、この技術はカソードと基板電位制御用電極との間の接合にも適用できる。但し、この場合の制御回路等は、この目的に適合するように設計したものが必要である。

次に、本発明の第５の実施形態について説明する。図１６は本実施形態に係る集積回路を示す平面図である。上述の第１乃至第４の実施形態においては、集積回路がＥＳＤ保護素子である例を示したが、本発明の集積回路はＥＳＤ保護素子には限定されない。本実施形態においては、本発明の技術を通常のバルク基板の表面に形成した半導体装置の内部回路を構成するトランジスタに適用した場合について説明する。

図１６に示すように、本実施形態においては、Ｐ型シリコン基板５１の表面の一部にＮウエル５２が形成されており、Ｎウエル５２の表面にはＰＭＯＳトランジスタ５３が形成されており、Ｐ型シリコン基板５１の表面におけるＮウエル５２の外部にはＮＭＯＳトランジスタ５４が形成されている。ＰＭＯＳトランジスタ５３及びＮＭＯＳトランジスタ５４には共通のゲート電極５５が形成されている。また、ＰＭＯＳトランジスタ５３においては、平面視でゲート電極５５を挟む位置に、ドレイン領域５６及びソース領域５７が形成されており、ドレイン領域５６と共にソース領域５７を挟むように、電位固定用のＮ^＋拡散領域５８が形成されている。更に、ＮＭＯＳトランジスタ５４においては、平面視でゲート電極５５を挟む位置に、ドレイン領域５９及びソース領域６０が形成されており、ドレイン領域５９と共にソース領域６０を挟むように、電位固定用のＰ^＋拡散領域６１が形成されている。また、ドレイン領域５６及び５９上には共通のドレイン電極６２が設けられており、ドレイン電極６２はドレイン領域５６及び５９に接続されている。更に、ソース領域５７及び６０上には夫々ソース電極６３及び６４が設けられており、ソース電極６３及び６４は夫々ソース領域５７及び６０に接続されている。

そして、ＰＭＯＳトランジスタ５３におけるソース領域５７と電位固定用のＮ^＋拡散領域５８とは、不純物注入時に例えば０．２μｍ以上の長さでオーバーラップしている。又は、ソース領域５７とＮ^＋拡散領域５８との間の領域に、特別な工程により不純物拡散領域（図示せず）が形成されている。又は、ソース領域５７及びＮ^＋拡散領域５８に不純物を注入する際に、後のプロセスにより不純物が拡散して不純物の濃度分布がオーバーラップするように、注入条件が最適化されている。同様に、ＮＭＯＳトランジスタ５４におけるソース領域６０と電位固定用のＰ^＋拡散領域６１とは、不純物注入時に例えば０．２μｍ以上の長さでオーバーラップしている。又は、両領域間に不純物拡散領域が形成されているか、両領域への不純物の注入条件を、後工程において濃度分布がオーバーラップするように勘案して最適化されている。これにより、ＰＮ接合部分のリーク電流の大きさを制御し、ＰＭＯＳトランジスタ５３及びＮＭＯＳトランジスタ５４の特性を調節することができる。

次に、本発明の第６の実施形態について説明する。図１７は本実施形態に係る集積回路を示す平面図である。本実施形態においては、本発明の技術を通常のＳＯＩ基板の表面に形成した半導体装置の内部回路を構成するトランジスタに適用した場合について説明する。図１７に示すように、本実施形態においては、ＳＯＩ基板のシリコン層７１上にゲート電極７２が設けられており、シリコン層７１における平面視でゲート電極７２を挟む位置には、ソースであるＮ^＋拡散領域７３及びドレインであるＮ^＋拡散領域７４が形成されている。また、シリコン層７１におけるＮ^＋拡散領域７３（ソース）に隣接する領域には、電位固定用のＰ^＋拡散領域７５が形成されている。

そして、Ｎ^＋拡散領域７３（ソース）と電位固定用のＰ^＋拡散領域７５とは、不純物注入時に例えば０．２μｍ以上の長さでオーバーラップしている。又は、Ｎ^＋拡散領域７３（ソース）とＰ^＋拡散領域７５との間の領域に、特別な工程により不純物拡散領域（図示せず）が形成されている。又は、Ｎ^＋拡散領域７３（ソース）とＰ^＋拡散領域７５に不純物を注入する際に、後のプロセスにより不純物が拡散して不純物の濃度分布がオーバーラップするように、注入条件が最適化されている。これにより、ＰＮ接合部分のリーク電流の大きさを制御し、トランジスタの特性を調節することができる。

なお、本第６の実施形態に限らず、本発明の技術はＳＯＩ基板に形成されたＳＣＲに対して特に有効である。

本発明の第１の実施形態に係る集積回路を示す平面図である。 図１に示すＡ−Ａ’線による断面図である。 図１に示すＡ−Ａ’線による断面図であり、間隔Ｌが負の値である場合を示す。 本発明の第１の実施形態の変形例に係るＥＳＤ保護素子を示す断面図である。 本発明の第２の実施形態に係るＥＳＤ保護素子を示す平面図である。 図５に示すＢ−Ｂ’線による断面図である。 本発明の第３の実施形態に係るＥＳＤ保護素子を示す平面図である。 本発明の第３の実施形態の変形例に係るＥＳＤ保護素子を示す平面図である。 本発明の第４の実施形態に係るＥＳＤ保護素子を示す平面図である。 図９に示すＥ−Ｅ’線による断面図である。 保持電流制御回路を示す回路図である。 本発明の第４の実施形態の第１の変形例に係るＥＳＤ保護素子を示す断面図である。 本発明の第４の実施形態の第２の変形例に係るＥＳＤ保護素子を示す断面図である。 他の保持電流制御回路を示す回路図である。 更に他の保持電流制御回路を示す回路図である。 本発明の第５の実施形態に係る集積回路を示す平面図である。 本発明の第６の実施形態に係る集積回路を示す平面図である。 従来のシリコン基板上に形成されサイリスタを使用するＥＳＤ保護素子を示す断面図である。 横軸にＥＳＤ保護素子に入力される電圧をとり、縦軸にＥＳＤ保護素子に流れる電流をとって、ＥＳＤ保護素子のＩ−Ｖ特性を示すグラフ図である。 非特許文献１に記載された従来のＥＳＤ保護素子を示す平面図及び断面図である。

符号の説明

１；Ｐ型シリコン基板
２；Ｎウエル
３；Ｎ^＋拡散領域（Ｎウエル電位制御用電極）
４；Ｐ^＋拡散領域（アノード）
５；Ｎ^＋拡散領域（トリガ用電極）
６；Ｎ^＋拡散領域（カソード）
７；Ｐ^＋拡散領域（基板電位制御用電極）
８、９；シリサイド
１０；ＳＴＩ領域
１１；入力パッド
１２；接地電極
１３；オーバーラップしている領域
１５；外部抵抗
２１；拡散領域
２２；ゲート酸化膜
２３；ゲート電極
２４；シリサイド
２５；サイドウオール
２６；Ｎ型トランジスタのエクステンション領域
２７；Ｐ型トランジスタのエクステンション領域
２８；保持電流制御回路
３１；配線
３２；ダイオード
３３；抵抗
３４、３５；ＣＭＯＳインバータ
３６、３７；ＰＮ接合
４１；Ｐ^＋拡散領域
４２；ＣＭＯＳインバータ
４３；抵抗
４４；容量
４５；配線
５１；Ｐ型シリコン基板
５２；Ｎウエル
５３；ＰＭＯＳトランジスタ
５４；ＮＭＯＳトランジスタ
５５；ゲート電極
５６、５９；ドレイン領域
５７、６０；ソース領域
５８；Ｎ^＋拡散領域
６１；Ｐ^＋拡散領域
６２；ドレイン電極
６３、６４；ソース電極
７１；シリコン層
７２；ゲート電極
７３；Ｎ^＋拡散領域（ソース）
７４；Ｎ^＋拡散領域（ドレイン）
７５；Ｐ^＋拡散領域
１０１；Ｐ⁻型シリコン基板
１０２；Ｎウエル
１０３；Ｐウエル
１０４；ＳＴＩ領域
１０５；Ｎ^＋拡散領域（Ｎウエル電位制御用電極）
１０６；Ｐ^＋拡散領域（アノード）
１０７；Ｎ^＋拡散領域（カソード）
１０８；Ｐ^＋拡散領域（基板電位制御用電極）
１０９；シリサイド
１１０；入力パッド
１１１；グラウンドパッド
１２１；半導体基板
１２２；Ｎウエル
１２３；Ｐウエル
１２４；Ｎ^＋拡散領域
１２５；Ｐ^＋拡散領域
Ｎ１、Ｎ２；接続点

Claims (9)

1. 少なくとも表面が半導体からなる基板の表面に形成された集積回路において、前記基板の表面に第１導電型不純物が注入されて形成された第１導電型領域と、前記基板の表面に第２導電型不純物が注入されて形成された第２導電型領域と、を有し、前記基板の表面における前記第１導電型不純物を注入する第１注入領域と前記第２導電型不純物を注入する第２注入領域との間の間隔は、前記第１導電型領域と第２導電型領域との間の所望のリーク電流の大きさに応じて設定されていることを特徴とする集積回路。
2. 前記第１注入領域と前記第２注入領域とは相互に重なっていることを特徴とする請求項１に記載の集積回路。
3. 前記第１注入領域と前記第２注入領域とが重なっている領域における前記第１注入領域から前記第２注入領域に向かう方向の長さが０．２μｍ以上であることを特徴とする請求項２に記載の集積回路。
4. 少なくとも表面が半導体からなる基板の表面に形成された集積回路において、前記基板の表面に第１導電型不純物が注入されて形成された第１導電型領域と、前記基板の表面における前記第１導電型領域から離隔した位置に第２導電型不純物が注入されて形成された第２導電型領域と、前記第１導電型領域と前記第２導電型領域との間に形成され前記第１導電型領域及び前記第２導電型領域に接する拡散領域と、を有し、前記拡散領域における前記第１導電型領域から前記第２導電型領域に向かう方向の長さは、前記第１導電型領域と第２導電型領域との間の所望のリーク電流の大きさに応じて設定されていることを特徴とする集積回路。
5. 前記拡散領域の長さが０．４μｍ以上であることを特徴とする請求項４に記載の集積回路。
6. 前記拡散領域における前記第１導電型領域から前記第２導電型領域に向かう方向に直交する方向の長さが、前記第１導電型領域と第２導電型領域との間の所望のリーク電流の大きさに応じて設定されていることを特徴とする請求項４又は５に記載の集積回路。
7. 前記基板の表面が、第１導電型である第１の部分及び第２導電型である第２の部分を備え、前記第１導電型領域及び第２導電型領域は前記第１の部分に形成されており、前記第２の部分に形成された他の第１導電型領域及び他の第２導電型領域を有し、前記第２導電型領域及び前記他の第１導電型領域のうち一方に静電気放電を印加し他方に基準電位を印加することにより静電気保護素子として機能することを特徴とする請求項１乃至６のいずれか１項に記載の集積回路。
8. 前記第１導電型領域が複数形成されており、この複数の第１導電型領域のうち少なくとも１つに静電気放電が印加されるようになっていることを特徴とする請求項７に記載の集積回路。
9. 前記第１導電型領域と第２導電型領域との間の領域上又は前記第１導電型領域と第２導電型領域との界面上に形成された電極と、この電極に接続され入力される静電気放電の大きさに基づいて前記電極の電位を制御する制御回路と、を有することを特徴とする請求項７又は８に記載の集積回路。

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