JP2011029413A - 半導体装置 - Google Patents
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Abstract
【解決手段】P型半導体基板1にN型ウエル3が形成されている。P型半導体基板1とは間隔をもってN型ウエル3に互いに間隔をもってN型拡散層5及びP型拡散層7が形成されている。N型ウエル3とは間隔をもってP型半導体基板1に互いに間隔をもって形成されたN型拡散層9及びP型拡散層11が形成されている。P型半導体基板1にP型拡散層13も形成されている。P型拡散層13は、P型半導体基板1及びN型拡散層9に接し、かつN型ウエル3及びP型拡散層11とは間隔をもって配置されている。P型拡散層11,13は上層配線を介して電気的に接続されている。
【選択図】図1
Description
一般的なESD保護素子のひとつとして、サイリスタ(以下、SCR(Silicon Controlled Rectifier)ともいう)が用いられている。SCRは他の保護素子と比較して極めて低容量であり、レイアウト面積が小さい、オン抵抗が小さいなど優れた特性を有している。
P型半導体基板1(Psub)にN型ウエル3(NW)が形成されている。N型ウエル3に、N型拡散層5(N+)とP型拡散層7(P+)が互いに間隔をもって形成されている。N型拡散層5及びP型拡散層7はN型ウエル3によってP型半導体基板1とは分離されている。
このSCRでは、2つのN型ウエル3,3が設けられている。N型ウエル3の間のP型半導体基板1にP型拡散層11が配置されている。
一方のN型ウエル3とP型拡散層11の間の半導体基板1と、他方のN型ウエル3とP型拡散層11の間の半導体基板1に、それぞれN型拡散層9が形成されている。
P型半導体基板1に形成されたN型ウエル3に、複数のN型拡散層5と複数のP型拡散層7が形成されている。N型拡散層5とP型拡散層7は、互いに間隔をもって、交互に、かつ一列に配列されている。N型拡散層5及びP型拡散層7はN型ウエル3によってP型半導体基板1とは分離されている。
このHHI−SCRでは、2つのN型ウエル3,3が設けられている。各N型ウエル3には、図17に示したのと同様に、それぞれ複数のN型拡散層5と複数のP型拡散層7が形成されている。
2つのN型ウエル3,3の間のP型半導体基板1に、図17に示したのと同様に、複数のN型拡散層9と複数のP型拡散層11が配置されている。
SCRは、PNPNの4重構造をしており、PNPトランジスタとNPNトランジスタを組み合わせた複合回路と等価である。図15〜図18に示したSCRの場合、PNPトランジスタは、エミッタがP型拡散層5、ベースがN型ウエル3、コレクタがP型半導体基板1によって構成される。NPNトランジスタは、コレクタがN型ウエル3、ベースがP型半導体基板1、エミッタがN型拡散層9によって構成される。N型拡散層5はN型ウエル3の電位を引き出すためのものである。P型拡散層11はP型半導体基板1の電位を引き出すためのものである。
しかし、ラッチアップを防止するためには、図17に示したレイアウト手法だけでは十分な効果があるとは言い難い。また、N型ウエル3側からの基板電流に対しては強いラッチアップ耐性があるが、その他の方向からの基板電流に対しては弱いという方向依存が存在するという欠点も解消できていない。図18に示したマルチフィンガー型の場合でも、紙面上下方向からの基板電流に対してはラッチアップ耐性が低い。
ここで、半導体基板の語には、ウエルやエピタキシャル成長層も含まれる。
さらに、従来のSCRではN型ウエルの存在しない側(例えば図15では紙面上下方向、右方向)のラッチアップ耐性がN型ウエルのある側のラッチアップ耐性よりも低い傾向が見られたが、本発明の効果によってこれまでラッチアップ耐性の低かった側のラッチアップ耐性が大きく引き上げられるので、ラッチアップ耐性の方向依存を低減する効果が合わせて得られる。
さらに、上記第3P型拡散層を設けた態様と同様に、ラッチアップ耐性の低かった側のラッチアップ耐性が大きく引き上げられるので、ラッチアップ耐性の方向依存を低減する効果が合わせて得られる。
P型半導体基板1(Psub)にN型ウエル3(NW)が形成されている。P型半導体基板1とN型ウエル3は接している。N型ウエル3に、N型拡散層5(第1N型拡散層、N+)とP型拡散層7(第1P型拡散層、P+)が互いに間隔をもって形成されている。N型拡散層5及びP型拡散層7はN型ウエル3によってP型半導体基板1とは間隔をもって形成されている。N型拡散層5及びP型拡散層7はN型ウエル3と接している。
このSCRでは、2つのN型ウエル3,3が設けられている。N型ウエル3の間のP型半導体基板1にP型拡散層11が配置されている。
P型半導体基板1に形成されたN型ウエル3に、複数のN型拡散層5と複数のP型拡散層7が形成されている。N型拡散層5とP型拡散層7は、互いに間隔をもって、交互に、かつ一列に配列されている。N型拡散層5及びP型拡散層7はN型ウエル3によってP型半導体基板1とは分離されている。N型拡散層5及びP型拡散層7はN型ウエル3と接している。
複数のN型拡散層9は、金属材料又はポリシリコンからなる上層配線(図示は省略)を介して、互いに電気的に接続されている。
このHHI−SCRでは、2つのN型ウエル3,3が設けられている。2つのN型ウエル3,3には、図3に示したのと同様に、それぞれ複数のN型拡散層5と複数のP型拡散層7が形成されている。これらの複数のN型拡散層5は、金属材料又はポリシリコンからなる上層配線(図示は省略)を介して、互いに電気的に接続されている。これらの複数のP型拡散層7は、金属材料又はポリシリコンからなる上層配線(図示は省略)を介して、互いに電気的に接続されている。
SCRのアノードは電源端子に接続され、カソードはGND端子に接続されており、電源電圧は例えば20Vである。この場合の基板電流発生源(インジェクター)はP型半導体基板1に設けられたP型拡散層15である。測定はアノードに電圧が印可された状態で基板電流発生源から例えば5msのパルス電流が注入されるという方法で行なった。
さらに、実施例は、従来例では30%程度あった方向の違いによるラッチアップ耐性の差を改善していることがわかる。
図6のTLP測定結果が示すように、実施例は従来例と同程度のラッチアップ耐性を得ている。したがって、本発明において、P型拡散層13(第3P型拡散層)ラッチアップ耐性を向上させることで保護素子本来の能力に支障をきたすということはない。
例えば、図4に示した実施例に対して、図7に示すように、P型拡散層13は紙面上下方向でN型拡散層9,9に挟まれて配置されているようにしてもよい。また、図8に示すように、P型拡散層13は紙面左右方向でN型拡散層9,9に挟まれて配置されているようにしてもよい。
この実施例は、図1に示した実施例と比較して、P型拡散層13を備えておらず、P型拡散層7の平面形状が異なり、かつ、N型拡散層17(第3N型拡散層、N+)を備えている。
このSCRでは、図2に示したマルチフィンガー型SCRと比較して、P型拡散層13を備えておらず、P型拡散層7の平面形状が異なり、かつ、N型拡散層17を備えている。P型拡散層7及びN型拡散層17の配置は図9に示した実施例と同じである。
この実施例は、図3に示した実施例と比較して、P型拡散層13を備えておらず、P型拡散層7の平面形状が異なり、かつ、N型拡散層17を備えている。
複数のN型拡散層17と複数のN型拡散層5は、金属材料又はポリシリコンからなる上層配線(図示は省略)を介して、互いに電気的に接続されている。
コンからなる上層配線(図示は省略)を介して、互いに電気的に接続されている。
このHHI−SCRでは、図2に示したマルチフィンガー型HHI−SCRと比較して、P型拡散層13を備えておらず、P型拡散層7の平面形状が異なり、かつ、N型拡散層17を備えている。P型拡散層7及びN型拡散層17の配置は図11に示した実施例と同じである。
例えば、図12に示した実施例に対して、図13に示すように、N型拡散層17は紙面上下方向でP型拡散層7,7に挟まれて配置されているようにしてもよい。また、図14に示すように、N型拡散層17は紙面左右方向でP型拡散層7,7に挟まれて配置されているようにしてもよい。
例えば、上記実施例では、P型半導体基板1にSCRを形成しているが、N型半導体基板を用いて、上記実施例のP型とN型を反対導電型にしてもよい。
また、SCRが形成される基板は半導体基板に限定されず、P型エピタキシャル成長層や、半導体基板又はエピタキシャル成長層に形成されたP型ウエルにSCRを形成することもできる。
3 N型ウエル
5 N型拡散層(第1N型拡散層)
7 P型拡散層(第1P型拡散層)
9 N型拡散層(第2N型拡散層)
11 P型拡散層(第2P型拡散層)
13 P型拡散層(第3P型拡散層)
17 N型拡散層(第3N型拡散層)
Claims (3)
- P型半導体基板と、P型半導体基板に形成されたN型ウエルと、P型半導体基板とは間隔をもってN型ウエルに互いに間隔をもって形成された第1N型拡散層及び第1P型拡散層と、N型ウエルとは間隔をもってP型半導体基板に互いに間隔をもって形成された第2N型拡散層及び第2P型拡散層とをもつサイリスタを備えた半導体装置において、
前記P型半導体基板に形成された第3P型拡散層を備え、
前記第3P型拡散層は、前記P型半導体基板及び前記第2N型拡散層に接し、かつ前記N型ウエル及び前記第1P型拡散層とは間隔をもって配置されており、
前記第2P型拡散層と前記第3P型拡散層は上層に形成された上層配線によって電気的に接続されていることを特徴とする半導体装置。 - P型半導体基板と、P型半導体基板に形成されたN型ウエルと、P型半導体基板とは間隔をもってN型ウエルに互いに間隔をもって形成された第1N型拡散層及び第1P型拡散層と、N型ウエルとは間隔をもってP型半導体基板に互いに間隔をもって形成された第2N型拡散層及び第2P型拡散層とをもつサイリスタを備えた半導体装置において、
前記N型ウエルに形成された第3N型拡散層を備え、
前記第3N型拡散層は、前記N型ウエル及び前記第1P型拡散層に接し、かつ前記P型半導体基板及び前記第1N型拡散層とは間隔をもって配置されており、
前記第2N型拡散層と前記第3N型拡散層は上層に形成された上層配線によって電気的に接続されていることを特徴とする半導体装置。 - P型とN型を反対導電型にした請求項1又は2に記載の半導体装置。
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Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH098147A (ja) * | 1995-06-15 | 1997-01-10 | Nec Corp | 半導体装置の保護回路 |
JP2001185738A (ja) * | 1999-12-24 | 2001-07-06 | Sharp Corp | 半導体装置とその製造方法 |
JP2002118178A (ja) * | 2000-08-11 | 2002-04-19 | Samsung Electronics Co Ltd | 半導体装置 |
JP2005064258A (ja) * | 2003-08-12 | 2005-03-10 | Nec Electronics Corp | 静電気放電保護素子 |
JP2005079287A (ja) * | 2003-08-29 | 2005-03-24 | Nec Electronics Corp | 集積回路 |
JP2005101485A (ja) * | 2002-12-04 | 2005-04-14 | Nec Electronics Corp | 静電気放電保護素子 |
JP2009130052A (ja) * | 2007-11-21 | 2009-06-11 | Ricoh Co Ltd | 静電気保護回路及びそれを備えた半導体装置 |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH098147A (ja) * | 1995-06-15 | 1997-01-10 | Nec Corp | 半導体装置の保護回路 |
JP2001185738A (ja) * | 1999-12-24 | 2001-07-06 | Sharp Corp | 半導体装置とその製造方法 |
JP2002118178A (ja) * | 2000-08-11 | 2002-04-19 | Samsung Electronics Co Ltd | 半導体装置 |
JP2005101485A (ja) * | 2002-12-04 | 2005-04-14 | Nec Electronics Corp | 静電気放電保護素子 |
JP2005064258A (ja) * | 2003-08-12 | 2005-03-10 | Nec Electronics Corp | 静電気放電保護素子 |
JP2005079287A (ja) * | 2003-08-29 | 2005-03-24 | Nec Electronics Corp | 集積回路 |
JP2009130052A (ja) * | 2007-11-21 | 2009-06-11 | Ricoh Co Ltd | 静電気保護回路及びそれを備えた半導体装置 |
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