JP6013876B2 - 半導体装置 - Google Patents

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Description

本発明は、パッドの下にＮＭＯＳトランジスタを有する半導体装置に関する。
ＩＣあるいは半導体チップとも呼ばれる半導体装置は、他の素子あるいは他の半導体装置と電気的に接続するために、外部接続用電極であるパッドを有する。このパッド近傍には、通常、ＥＳＤ（静電気放電）から半導体装置の内部回路を保護するＥＳＤ保護回路が設けられる。ＥＳＤ保護回路には、マルチフィンガータイプのＮＭＯＳトランジスタが使用されることが多い。この時、このＮＭＯＳトランジスタのゲート電極とソースとバックゲートとは接地端子に接続され、ドレインはパッドに接続される。
ここで、マルチフィンガータイプのＮＭＯＳトランジスタを用いたＥＳＤ保護回路では、様々な工夫を試みることにより、各チャネルが均一に動作し、半導体装置のＥＳＤ耐量が高くなるようにしている。具体的には、たとえば特許文献１の技術においては、ＥＳＤ保護回路のＮＭＯＳトランジスタのサリサイド金属膜とゲート電極との距離を適宜制御している。特許文献２の技術においては、ソースのコンタクトの数を適宜制御している。特許文献３の技術においては、チャネル長の長さを適宜制御している。いずれの技術も、ＮＭＯＳトランジスタのレイアウトを細かく規定する技術である。
特開２０１１−２１０９０４号公報 特開２０１０−２１９５０４号公報 特開２００７−１１６０４９号公報
しかし、ＥＳＤのサージ電流は、極めて大きな且つ瞬間的な電流である。そのため、そのサージ電流に基づいてＮＭＯＳトランジスタのレイアウトを規定することは、非常に困難である。逆に、ＥＳＤ耐量のＮＭＯＳトランジスタのレイアウトへの依存性を定量化することも、事実上ほとんど不可能である。
本発明は、上記課題に鑑みてなされ、マルチフィンガータイプのＥＳＤ保護のためのＮＭＯＳトランジスタのレイアウトの寸法を規定することなしに、ＥＳＤ耐量を高くすることが可能な半導体装置を提供する。
本発明は、上記課題を解決するため、パッドの下にＮＭＯＳトランジスタを有する半導体装置であり、ソース及びドレインの領域を交互に有し、前記ソースと前記ドレインとの間のチャネルの上にゲート電極を有し、前記チャネルの数は偶数である前記ＮＭＯＳトランジスタと、前記ドレインへの電気的接続のための下層金属膜と、矩形リング形状であり、前記パッドの下において開口部を有する中間層金属膜と、前記下層金属膜と前記中間層金属膜とを電気的に接続する、前記ドレインへの電気的接続のための第一ビアと、前記開口部と略一致するパッド開口部で前記パッドを露出させる上層金属膜と、前記パッド開口部を有する保護膜と、を備え、前記第一ビアは、前記中間層金属膜の一辺と、前記一辺に対向する他辺と、のみに設けられていることを特徴とする半導体装置を提供する。
第一ビアは、パッドからＥＳＤ保護回路のＮＭＯＳトランジスタのドレインへの電気的接続のためのものである。この第一ビアは、パッドの下において、矩形リング形状である中間層金属膜の一辺と、その一辺に対向する他辺と、のみに設けられる。つまり、ドレインへの電気的接続のための全ての第一ビアが、ほぼパッドの直下に対称に存在する。
よって、パッドに印加されるＥＳＤのサージ電流は、全てのドレインに均一に向かい易くなる。すると、ＥＳＤ保護回路のＮＭＯＳトランジスタの各チャネルが均一に動作し易くなり、半導体装置のＥＳＤ耐量を高くすることが可能となる。
半導体装置のパッド構造を示す平面図であり、（Ａ）は拡散領域とゲート電極とコンタクトとパッド開口部とを示し、（Ｂ）は拡散領域と下層金属膜とパッド開口部とを示す。 半導体装置のパッド構造を示す平面図であり、（Ｃ）は下層金属膜と第一ビアと中間層金属膜とパッド開口部とを示し、（Ｄ）は第二ビアと上層金属膜とパッド開口部とを示す。 半導体装置のパッドの下のＥＳＤ保護回路を示す回路図である。 半導体装置のパッド構造を示す平面図である。 半導体装置のパッド構造を示す平面図である。
以下、本発明の第一の実施形態について、図面を参照して説明する。
まず、半導体装置のパッド構造について図１と図２を用いて説明する。図１は半導体装置のパッド構造を示す平面図であり、（Ａ）は拡散領域とゲート電極とコンタクトとパッド開口部とを示し、（Ｂ）は拡散領域と下層金属膜とパッド開口部とを示している。図２は図１と同じ半導体装置のパッド構造を示す平面図であり、（Ｃ）は下層金属膜と第一ビアと中間層金属膜とパッド開口部とを示し、（Ｄ）は第二ビアと上層金属膜とパッド開口部とを示している。
図１の（Ａ）に示すように、基板電位を固定するためのＰ型拡散領域１０及びソース及びドレインのＮ型拡散領域１２を設け、ソース及びドレインのＮ型拡散領域１２の間にはゲート電極１３を設け、ＮＭＯＳトランジスタ２１を構成している。ＮＭＯＳトランジスタ２１は、マルチフィンガータイプになっている。このＮＭＯＳトランジスタ２１は、基板電位を固定するためのＰ型拡散領域１０に取り囲まれ、ソース及びドレインのＮ型拡散領域１２を交互に有し、ゲート電極１３は、図では上下端となるゲート幅方向の両端において互いに接続されている。ここでチャネルの数は偶数であり、ゲート長方向での両端の拡散領域としてソースとなるＮ型拡散領域１２を有している。こうすると、ＮＭＯＳトランジスタ２１のドレインは常にゲート電極１３に図面上で左右を挟まれるので左右対称の構造となり、ＮＭＯＳトランジスタ２１の各トランジスタにおいて、ＥＳＤのサージによる電流がドレインからソースに各ドレインを中心に図中左右対称に流れる。ＮＭＯＳトランジスタ２１のゲート電極１３とソースとＰ型拡散領域１０とは、接地端子に接続されて接地電圧ＶＳＳが印加される。ソース及びドレインのＮ型拡散領域１２の上には、コンタクト１４を設け、コンタクト１４を介してドレインと下層金属膜１５とを電気的に接続する。
図１の（Ｂ）は、ドレインへの電気的接続を取るための下層金属膜１５の配置を示している。ドレインは、最終的にパッドに接続される。また、下層金属膜１５はゲート電極とソースとＰ型拡散領域１０とを接地端子に接続している。なお、この図において、“Ｓ”はソースを示し、“Ｄ”はドレインを示している。Ｎ型拡散領域１２を形成するための不純物を注入する領域はレジストマスクの開口部１１により規定される。
図２の（Ｃ）に示すように、下層金属膜１５の上には、矩形リング形状を有する、後に形成されるパッド２２の下において開口部を有する中間層金属膜１７を配置する。なお、図において中間層金属膜１７は透明にしてあり、下にある下層金属膜１５が見えるように描いてある。下層金属膜１５と中間層金属膜１７の間には第一ビア１６を配置してある。第一ビア１６は、下層金属膜１５と中間層金属膜１７とを電気的に接続する。中間層金属膜１７は下層金属膜１５を介してドレインへ電気的に接続される。第一ビア１６は、中間層金属膜１７のチャネル幅方向の一辺と、その一辺に対向する他辺と、のみに配置されている。第一ビアをこのように配置することでＮＭＯＳトランジスタを含むパッドを有する半導体装置は、ＮＭＯＳトランジスタのチャネル幅方向の中央の直線に関して全ての構成要素において対称性を有することができる。この例では中央の直線は、中央のドレインの中心を通る直線となる。
さらに、中間層金属膜１７は矩形リング形状であり、パッド２２の下には、中間層金属膜１７が存在しないので、連続した厚い絶縁膜が存在することになる。こうすると、外部接続用電極であるパッド２２がワイヤーボンディングされる時に、ワイヤーボンディングの衝撃により、パッド２２の下の方向に応力が生じでも、その応力は厚い絶縁膜によって吸収され、絶縁膜にクラックが生じにくくなる。また、プロービング時に、プローブカードのプローブ針がパッド２２に接触し、その接触によって衝撃が生じでも、絶縁膜にクラックが生じにくくなる。
図２の（Ｄ）に示すように、中間層金属膜１７の上には第二ビア１８を設け、その上にパッドとなる上層金属膜１９を配置する。第二ビア１８は、中間層金属膜１７と上層金属膜１９とを電気的に接続する。上層金属膜１９の表面には中間層金属膜１７の開口部と略一致するパッド開口部２３を有する保護膜を設ける。パッド２２はパッド開口部２３で上層金属膜１９が露出している。
以上図１および図２により実施の形態を示したパッド下にＥＳＤ保護回路であるＮＭＯＳトランジスタ２１を有する半導体装置は、電源端子のＥＳＤ保護に好適である。入力端子のＥＳＤ保護に用いる場合は、ドレインの上に配置された下層金属膜１５同士を接続し、バックゲート上に設けられた下層金属膜１５を有さない部分から、下層金属膜１５を内部回路へと引き出す等の方法を取れば良い。
次に、半導体装置のパッド２２の下のＥＳＤ保護回路によるＥＳＤ保護動作について説明する。図３は、半導体装置のパッドの下のＥＳＤ保護回路であるＮＭＯＳトランジスタ２１を示す回路図である。
パッド２２へ正のサージが印加されると、サージ電圧は保護回路を構成するＮＭＯＳトランジスタ２１のドレインに印加される。サージ電圧は大きいのでドレインでブレイクダウンを起こし、基板に電流が流れ込み、基板の電位をあげる。この電位の上昇が０．６Ｖを超えると、ドレインをコレクタ、基板をベース、ソースをエミッタとするバイポーラトランジスタが動作することになり、サージによる大きな電流を接地端子に流す。反対に、パッド２２に負のサージが印加されると、ＮＭＯＳトランジスタ２１の寄生ダイオードにかかる電圧が順方向となり、この寄生ダイオードを介して、サージによる電流は接地端子との間を流れることになる。このようにして保護回路は、接地端子にサージを導くことで内部回路にサージを伝えず、内部回路を保護している。
本発明においては、マルチフィンガータイプのＥＳＤ保護のためのＮＭＯＳトランジスタのレイアウトの寸法を規定することなしに、パッドからドレインにいたる各金属層の形状およびビアの配置を対称（左右あるいは上下）にすることで、ＮＭＯＳトランジスタの各チャネルが均一に動作し易くなり、半導体装置のＥＳＤ耐量を高くすることを可能としている。
さらに半導体装置のＥＳＤ保護回路のＮＭＯＳトランジスタ２１が、半導体装置のパッド２２の下に存在するので、ＮＭＯＳトランジスタ２１のドレインとパッド２２との間の距離が短くなり、その分、寄生抵抗が小さくなる。パッド２２からＮＭＯＳトランジスタ２１のドレインまでの寄生抵抗が小さくなると、その分、サージ電流がパッド２２からＮＭＯＳトランジスタ２１に流れ易くなり、サージ電流がパッド２２から内部回路には流れにくくなる。よって、内部回路は、サージ電流から、より保護されるようになる。
また、前述のように寄生抵抗が小さくなると、その寄生抵抗にサージ電流が流れても、寄生抵抗での局所的な発熱が少なくなる。よって、ＥＳＤ保護回路のＮＭＯＳトランジスタ２１で、局所的な発熱によるＥＳＤ耐量の低下が、起こりにくくなる。よって、内部回路は、サージ電流から、より保護されることになる。
図４は本発明の第二の実施形態を示している。（Ａ）は拡散領域とゲート電極とコンタクトとパッド開口部とを示し、（Ｂ）は拡散領域と下層金属膜とパッド開口部とを示している。図４（Ａ）に示すように、ＮＭＯＳトランジスタ２１の両端および中央がソース領域である場合には、ソースおよびドレイン領域近傍の基板電位を安定させるために、ＮＭＯＳトランジスタ２１の中心に沿って、ソースのＮ型拡散領域１２に隣接するように基板電位を固定するためのＰ型拡散領域１０を配置することが可能である。
図５は本発明の第三の実施形態を示している。（Ａ）は拡散領域とゲート電極とコンタクトとパッド開口部とを示し、（Ｂ）は拡散領域と下層金属膜とパッド開口部とを示している。図１では、ＮＭＯＳトランジスタ２１は、ゲート長方向での端の拡散領域として、ソースであるＮ型拡散領域１２を有していたが、図５（Ａ）に示すように、ドレインであるＮ型拡散領域１２を有していても良い。
また、中間層金属膜１７の開口部及びパッド開口部２３は、矩形であり、正方形でも長方形でも良い。
また、上記の説明では、下層金属膜１５と中間層金属膜１７と上層金属膜１９との３層の金属膜が使用されているが、４層以上の金属膜が適宜使用されても良い。この時、上層金属膜の下の金属膜は、矩形リング形状であり、パッド２２の下において開口部を有するように構成する必要がある。
また、ＮＭＯＳトランジスタ２１のゲート電極１３は、上記の説明では、連続しているが、図示しないが、対称性を満たしていれば適宜切断されても良い。この切断されたゲート電極１３は、下層金属膜１５によって接続されている。
１０ Ｐ型拡散領域
１２ Ｎ型拡散領域
１３ ゲート電極
１４ コンタクト
１５ 下層金属膜
１６ 第一ビア
１７ 中間層金属膜
１８ 第二ビア
１９ 上層金属膜
２１ ＮＭＯＳトランジスタ
２２ パッド
２３ パッド開口部

Claims (4)

  1. パッドの下にＮＭＯＳトランジスタを有する半導体装置であって、
    交互に配置されたソース及びドレインの拡散領域と、前記ソースと前記ドレインとの間の各チャネルの上に配置されたゲート電極と、前記ソース及びドレインの拡散領域と前記ゲート電極を取り囲んでいる基板の電位を固定するためのＰ型拡散領域とを有し、前記チャネルの数は偶数である前記ＮＭＯＳトランジスタと、
    前記ドレインとの電気的接続を取るために前記ドレイン上に配置された第１の下層金属膜と、
    前記ソースと前記ゲート電極を前記Ｐ型拡散領域に電気的に接続するための第２の下層金属膜と、
    矩形リング形状であり、前記パッドの下において開口部を有する、第一ビアを介して前記第１の下層金属膜に電気的に接続された中間層金属膜と、
    前記中間層金属膜の上に配置され、前記中間層金属膜に第二ビアを介して電気的に接続された、前記パッドを形成している上層金属膜と、
    前記開口部と一致するパッド開口部を有する保護膜と、
    を有し、
    前記第一ビアは、前記中間層金属膜の一辺と前記一辺に対向する他辺とのみに配置されており、
    前記ソース及びドレインの拡散領域は前記ＮＭＯＳトランジスタのチャネル幅方向の直線に関して対称に配置されている半導体装置。
  2. 前記ＮＭＯＳトランジスタは、ゲート長方向での両端の拡散領域として前記ソースの拡散領域を有する請求項１記載の半導体装置。
  3. 前記ＮＭＯＳトランジスタは、ゲート長方向での両端の拡散領域として前記ドレインの拡散領域を有する請求項１記載の半導体装置。
  4. 前記ＮＭＯＳトランジスタは、前記ＮＭＯＳトランジスタの中心に位置する前記ソースの拡散領域に両側を挟まれた基板の電位を固定するためのＰ型拡散領域を、さらに有する請求項２記載の半導体装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312371B2 (en) * 2014-07-24 2016-04-12 Globalfoundries Inc. Bipolar junction transistors and methods of fabrication
JP2017069412A (ja) * 2015-09-30 2017-04-06 ルネサスエレクトロニクス株式会社 半導体装置
CN110299356A (zh) * 2019-07-26 2019-10-01 宁波芯浪电子科技有限公司 一种用于mos管的静电保护方法
EP4064348A4 (en) 2021-01-28 2023-06-21 Changxin Memory Technologies, Inc. SEMICONDUCTOR STRUCTURE

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3432284B2 (ja) * 1994-07-04 2003-08-04 三菱電機株式会社 半導体装置
EP0923126A1 (en) * 1997-12-05 1999-06-16 STMicroelectronics S.r.l. Integrated electronic device comprising a mechanical stress protection structure
JP3505433B2 (ja) * 1999-05-21 2004-03-08 三洋電機株式会社 半導体装置
KR100383003B1 (ko) * 2000-12-30 2003-05-09 주식회사 하이닉스반도체 멀티-핑거구조의 ｅｓｄ 보호회로
JP2002289786A (ja) * 2001-03-28 2002-10-04 Nec Corp 静電気保護素子
US6573568B2 (en) * 2001-06-01 2003-06-03 Winbond Electronics Corp. ESD protection devices and methods for reducing trigger voltage
US6909149B2 (en) * 2003-04-16 2005-06-21 Sarnoff Corporation Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies
JP2005064462A (ja) * 2003-07-28 2005-03-10 Nec Electronics Corp マルチフィンガー型静電気放電保護素子
JP4867157B2 (ja) * 2004-11-18 2012-02-01 ソニー株式会社 高周波トランジスタの設計方法、および、マルチフィンガーゲートを有する高周波トランジスタ
JP4682622B2 (ja) * 2005-01-11 2011-05-11 セイコーエプソン株式会社 半導体装置
JP4839737B2 (ja) * 2005-06-30 2011-12-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4186970B2 (ja) * 2005-06-30 2008-11-26 セイコーエプソン株式会社 集積回路装置及び電子機器
CN100511405C (zh) * 2005-06-30 2009-07-08 精工爱普生株式会社 集成电路装置及电子设备
JP2007116049A (ja) 2005-10-24 2007-05-10 Toshiba Corp 半導体装置
JP5603089B2 (ja) 2009-02-23 2014-10-08 セイコーインスツル株式会社 半導体装置
JP5529607B2 (ja) 2010-03-29 2014-06-25 セイコーインスツル株式会社 半導体装置
US8829618B2 (en) * 2010-11-03 2014-09-09 Texas Instruments Incorporated ESD protection using diode-isolated gate-grounded NMOS with diode string
JP5297495B2 (ja) * 2011-05-02 2013-09-25 ルネサスエレクトロニクス株式会社 静電気放電保護素子

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CN103794599A (zh) 2014-05-14
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US9006830B2 (en) 2015-04-14
TWI588970B (zh) 2017-06-21
US20140117451A1 (en) 2014-05-01
CN103794599B (zh) 2017-11-21
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