JP2002289786A - 静電気保護素子 - Google Patents
静電気保護素子Info
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Abstract
(57)【要約】
【課題】 ＥＳＤ耐性を向上させることができる静電気
保護素子を提供する。 【解決手段】 Ｎ型拡散層５４を取り囲むように半導体
基板表面に素子分離絶縁膜６が形成され、その周囲にガ
ードリング（ガードリング用ウェル）３が形成されてい
る。これらの上に層間絶縁膜が形成され、この層間絶縁
膜に形成されたコンタクト１を介してガードリング３は
接地された第３のＡｌ配線層に接続されている。コンタ
クト１は、ほぼ均等な間隔で配置されている。但し、ガ
ードリング３のゲート電極５２ａに対し平行に延びる部
分では、コンタクト１が１個ずつ配置されているが、ゲ
ート電極５２ａに対して垂直な方向に延びる部分では、
中央に近づくに連れてコンタクト１の数が増加してい
る。
保護素子を提供する。 【解決手段】 Ｎ型拡散層５４を取り囲むように半導体
基板表面に素子分離絶縁膜６が形成され、その周囲にガ
ードリング（ガードリング用ウェル）３が形成されてい
る。これらの上に層間絶縁膜が形成され、この層間絶縁
膜に形成されたコンタクト１を介してガードリング３は
接地された第３のＡｌ配線層に接続されている。コンタ
クト１は、ほぼ均等な間隔で配置されている。但し、ガ
ードリング３のゲート電極５２ａに対し平行に延びる部
分では、コンタクト１が１個ずつ配置されているが、ゲ
ート電極５２ａに対して垂直な方向に延びる部分では、
中央に近づくに連れてコンタクト１の数が増加してい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、内部回路の保護に
使用される静電気保護素子に関し、特に、静電気放電
（ＥＳＤ）耐性の向上を図った静電気保護素子に関す
る。
使用される静電気保護素子に関し、特に、静電気放電
（ＥＳＤ）耐性の向上を図った静電気保護素子に関す
る。
【０００２】
【従来の技術】従来、内部回路の静電気による破壊を防
止するため、入出力パッドと内部回路との間に静電気保
護素子が設けられている。図１１は従来の静電気保護素
子を示すレイアウト図である。
止するため、入出力パッドと内部回路との間に静電気保
護素子が設けられている。図１１は従来の静電気保護素
子を示すレイアウト図である。
【０００３】従来の静電気保護素子においては、Ｐ型半
導体基板（図示せず）上に複数のゲート電極１０１が互
いに平行に配置され、それらの両脇において半導体基板
の表面にＮ型拡散層１０２が形成されている。そして、
Ｎ型拡散層１０２を取り囲むように半導体基板表面に素
子分離絶縁膜１０６が形成され、その周囲にガードリン
グ（ウェル）１０３が形成されている。これらの上には
層間絶縁膜（図示せず）が形成され、この層間絶縁膜に
形成されたコンタクト１０４を介してガードリング１０
３は接地配線（図示せず）に接続されている。コンタク
ト１０４は、ほぼ均等な間隔で１個ずつ配置されてい
る。また、ゲート電極１０１間に設けられたＮ型拡散層
１０２は、夫々２本のダミーゲート電極（図示せず）に
より３つの領域に区画され、そのうちの真ん中に位置す
るものに入出力パッドが接続される。また、ゲート電極
１０１間に設けられたＮ型拡散層１０２のうち１つのＮ
型拡散層１０２内で３つに区画された領域のいずれか一
方の端に位置するものに内部回路が接続される。更に、
各ゲート電極１０１もコンタクトを介して接地配線に接
続されている。
導体基板（図示せず）上に複数のゲート電極１０１が互
いに平行に配置され、それらの両脇において半導体基板
の表面にＮ型拡散層１０２が形成されている。そして、
Ｎ型拡散層１０２を取り囲むように半導体基板表面に素
子分離絶縁膜１０６が形成され、その周囲にガードリン
グ（ウェル）１０３が形成されている。これらの上には
層間絶縁膜（図示せず）が形成され、この層間絶縁膜に
形成されたコンタクト１０４を介してガードリング１０
３は接地配線（図示せず）に接続されている。コンタク
ト１０４は、ほぼ均等な間隔で１個ずつ配置されてい
る。また、ゲート電極１０１間に設けられたＮ型拡散層
１０２は、夫々２本のダミーゲート電極（図示せず）に
より３つの領域に区画され、そのうちの真ん中に位置す
るものに入出力パッドが接続される。また、ゲート電極
１０１間に設けられたＮ型拡散層１０２のうち１つのＮ
型拡散層１０２内で３つに区画された領域のいずれか一
方の端に位置するものに内部回路が接続される。更に、
各ゲート電極１０１もコンタクトを介して接地配線に接
続されている。
【０００４】このように構成された従来の静電気保護素
子においては、入出力パッドに静電気サージが印加され
ると、入出力パッドに接続されたＮ型拡散層とＰ型半導
体基板との間でブレークダウンが発生し、静電気サージ
は接地配線へと逃がされる。
子においては、入出力パッドに静電気サージが印加され
ると、入出力パッドに接続されたＮ型拡散層とＰ型半導
体基板との間でブレークダウンが発生し、静電気サージ
は接地配線へと逃がされる。
【０００５】
【発明が解決しようとする課題】しかしながら、前述の
ように構成された従来の静電気保護素子では、十分な静
電気放電（ＥＳＤ）耐性が得られないという問題点があ
る。
ように構成された従来の静電気保護素子では、十分な静
電気放電（ＥＳＤ）耐性が得られないという問題点があ
る。
【０００６】本発明はかかる問題点に鑑みてなされたも
のであって、ＥＳＤ耐性を向上させることができる静電
気保護素子を提供することを目的とする。
のであって、ＥＳＤ耐性を向上させることができる静電
気保護素子を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る静電気保護
素子は、半導体基板と、この半導体基板上に互いに平行
に配置されたゲート電極を有し入出力パッドに印加され
た静電気を接地に逃がす複数個の電界効果トランジスタ
と、前記複数個の電界効果トランジスタの周囲に設けら
れたガードリング用ウェルと、前記半導体基板上に形成
された層間絶縁膜と、この層間絶縁膜上に形成された接
地配線層と、前記ウェルと前記接地配線層とを接続する
複数個の導電層と、を有する静電気保護素子において、
前記ガードリング用ウェルは前記ゲート電極に対し平行
に延びる第１の領域と、前記ゲート電極に対し垂直に延
びる第２の領域と、を有し、前記導電層は、前記第１の
領域よりも前記第２の領域において密に設けられている
ことを特徴とする。
素子は、半導体基板と、この半導体基板上に互いに平行
に配置されたゲート電極を有し入出力パッドに印加され
た静電気を接地に逃がす複数個の電界効果トランジスタ
と、前記複数個の電界効果トランジスタの周囲に設けら
れたガードリング用ウェルと、前記半導体基板上に形成
された層間絶縁膜と、この層間絶縁膜上に形成された接
地配線層と、前記ウェルと前記接地配線層とを接続する
複数個の導電層と、を有する静電気保護素子において、
前記ガードリング用ウェルは前記ゲート電極に対し平行
に延びる第１の領域と、前記ゲート電極に対し垂直に延
びる第２の領域と、を有し、前記導電層は、前記第１の
領域よりも前記第２の領域において密に設けられている
ことを特徴とする。
【０００８】なお、前記導電層は、前記第２の領域にお
いてその中央側が密になるように設けられていることが
好ましく、また、前記導電層は、前記第１の領域には設
けられていなくてもよい。
いてその中央側が密になるように設けられていることが
好ましく、また、前記導電層は、前記第１の領域には設
けられていなくてもよい。
【０００９】本発明に係る他の静電気保護素子は、半導
体基板と、この半導体基板上に互いに平行に配置された
ゲート電極を有し入出力パッドに印加された静電気を接
地に逃がす複数個の電界効果トランジスタと、前記複数
個の電界効果トランジスタの周囲に設けられたガードリ
ング用ウェルと、前記半導体基板上に形成された層間絶
縁膜と、この層間絶縁膜上に形成された接地配線層と、
前記ウェルと前記接地配線層とを接続する複数個の導電
層と、を有する静電気保護素子において、前記ガードリ
ング用ウェルは前記ゲート電極に対し垂直に延びる領域
のみを有することを特徴とする。
体基板と、この半導体基板上に互いに平行に配置された
ゲート電極を有し入出力パッドに印加された静電気を接
地に逃がす複数個の電界効果トランジスタと、前記複数
個の電界効果トランジスタの周囲に設けられたガードリ
ング用ウェルと、前記半導体基板上に形成された層間絶
縁膜と、この層間絶縁膜上に形成された接地配線層と、
前記ウェルと前記接地配線層とを接続する複数個の導電
層と、を有する静電気保護素子において、前記ガードリ
ング用ウェルは前記ゲート電極に対し垂直に延びる領域
のみを有することを特徴とする。
【００１０】なお、前記ガードリング用ウェルは、前記
複数個の電界効果トランジスタを間に挟むようにして２
個設けられていてもよく、前記ゲート電極が延びる方向
の前方に１個設けられていてもよい。また、前記ゲート
電極に対して平行に延びフローティング電位にある第２
のガードリング用ウェルが前記電界効果トランジスタの
側方に設けられていてもよい。
複数個の電界効果トランジスタを間に挟むようにして２
個設けられていてもよく、前記ゲート電極が延びる方向
の前方に１個設けられていてもよい。また、前記ゲート
電極に対して平行に延びフローティング電位にある第２
のガードリング用ウェルが前記電界効果トランジスタの
側方に設けられていてもよい。
【００１１】本発明においては、ガードリング用ウェル
に接続されたコンタクトの密度の相違により、複数個の
電界効果トランジスタが破壊に至ることなくブレークダ
ウン状態に移行する。従って、十分なＥＳＤ耐性が得ら
れる。
に接続されたコンタクトの密度の相違により、複数個の
電界効果トランジスタが破壊に至ることなくブレークダ
ウン状態に移行する。従って、十分なＥＳＤ耐性が得ら
れる。
【００１２】
【発明の実施の形態】本願発明者等が前記課題を解決す
べく、従来の製品に搭載されている静電気保護素子のブ
レークダウン状態を鋭意研究したところ、ＰＮ接合がそ
ろってブレークダウン状態になるのではなく、中央にあ
るＰＮ接合からブレークダウン状態になり、両脇のＰＮ
接合では破壊するまでブレークダウン状態に移行しなか
った。つまり、両脇のＰＮ接合では、そのすぐ外側にあ
るガードリングとの距離が近いので、ガードリングにあ
るコンタクトからの接地電位ＧＮＤの影響によって、中
央のＰＮ接合とは電位状態が相違しているのである。こ
の状態で静電気が印加されると、ブレークダウン状態に
必要な電位差が両脇のＰＮ接合には生じず、ブレークダ
ウン状態になる前に、静電気ストレスが集中して破壊し
ていることが知見された。このように、本願発明者等の
研究によると、ブレークダウン状態に移行しないＰＮ接
合が存在するため、従来の静電気保護素子では十分なＥ
ＳＤ耐性が得られておらず、破壊箇所は両脇のＰＮ接合
に限定されていた。このため、両脇のＰＮ接合がブレー
クダウン状態に移行しやすくすることが、静電気保護素
子が破壊しにくくなって十分なＥＳＤ耐性を得るための
条件であることが解った。
べく、従来の製品に搭載されている静電気保護素子のブ
レークダウン状態を鋭意研究したところ、ＰＮ接合がそ
ろってブレークダウン状態になるのではなく、中央にあ
るＰＮ接合からブレークダウン状態になり、両脇のＰＮ
接合では破壊するまでブレークダウン状態に移行しなか
った。つまり、両脇のＰＮ接合では、そのすぐ外側にあ
るガードリングとの距離が近いので、ガードリングにあ
るコンタクトからの接地電位ＧＮＤの影響によって、中
央のＰＮ接合とは電位状態が相違しているのである。こ
の状態で静電気が印加されると、ブレークダウン状態に
必要な電位差が両脇のＰＮ接合には生じず、ブレークダ
ウン状態になる前に、静電気ストレスが集中して破壊し
ていることが知見された。このように、本願発明者等の
研究によると、ブレークダウン状態に移行しないＰＮ接
合が存在するため、従来の静電気保護素子では十分なＥ
ＳＤ耐性が得られておらず、破壊箇所は両脇のＰＮ接合
に限定されていた。このため、両脇のＰＮ接合がブレー
クダウン状態に移行しやすくすることが、静電気保護素
子が破壊しにくくなって十分なＥＳＤ耐性を得るための
条件であることが解った。
【００１３】以下、本発明の実施例に係る静電気保護素
子について、添付の図面を参照して具体的に説明する。
図１は本発明の実施例に係る静電気保護素子を示す回路
図、図２は本発明の第１の実施例に係る静電気保護素子
を示すレイアウト図、図３（ａ）は図２中のＡ−Ａ線に
沿った断面図、（ｂ）はその等価回路図、図４は第１の
実施例における第２のＡｌ配線層を示すレイアウト図、
図５は第１の実施例における第３のＡｌ配線層を示すレ
イアウト図である。
子について、添付の図面を参照して具体的に説明する。
図１は本発明の実施例に係る静電気保護素子を示す回路
図、図２は本発明の第１の実施例に係る静電気保護素子
を示すレイアウト図、図３（ａ）は図２中のＡ−Ａ線に
沿った断面図、（ｂ）はその等価回路図、図４は第１の
実施例における第２のＡｌ配線層を示すレイアウト図、
図５は第１の実施例における第３のＡｌ配線層を示すレ
イアウト図である。
【００１４】以下に示す本発明の各実施例においては、
図１に示すように、入出力パッドＰＡＤと電源電位ＶＤ
Ｄとの間に複数個のＰチャネルトランジスタＭＰが接続
されている。また、入出力パッドＰＡＤと接地電位ＧＮ
Ｄとの間には複数個のＮチャネルトランジスタＭＮが接
続されている。但し、ＮチャネルトランジスタＭＮと入
出力パッドＰＡＤとの間にはＰ型半導体基板に寄生する
抵抗が存在している。そして、１つのＮチャネルトラン
ジスタＭＮと寄生抵抗との間に内部回路が接続されてい
る。
図１に示すように、入出力パッドＰＡＤと電源電位ＶＤ
Ｄとの間に複数個のＰチャネルトランジスタＭＰが接続
されている。また、入出力パッドＰＡＤと接地電位ＧＮ
Ｄとの間には複数個のＮチャネルトランジスタＭＮが接
続されている。但し、ＮチャネルトランジスタＭＮと入
出力パッドＰＡＤとの間にはＰ型半導体基板に寄生する
抵抗が存在している。そして、１つのＮチャネルトラン
ジスタＭＮと寄生抵抗との間に内部回路が接続されてい
る。
【００１５】第１の実施例のＮチャネルトランジスタＭ
Ｎが形成された領域においては、Ｐ型半導体基板５１上
に、夫々ゲート絶縁膜（図示せず）を介して８個のゲー
ト電極５２ａ乃至５２ｈがこの順で互いに平行に形成さ
れている。ゲート電極５２ａ及び５２ｂ間、ゲート電極
５２ｃ及び５２ｄ間、ゲート電極５２ｅ及び５２ｆ間並
びにゲート電極５２ｇ及び５２ｈ間には、２個ずつこれ
らのゲート電極と平行に延びるダミーゲート電極５３が
形成されており、３つの領域に区画されている。そし
て、区画された各領域においてＰ型半導体基板５１の表
面にＮ型拡散層５４が形成されている。また、ゲート電
極５２ａ及び５２ｈの外側においてもＰ型半導体基板５
１の表面にＮ型拡散層５４が形成されている。
Ｎが形成された領域においては、Ｐ型半導体基板５１上
に、夫々ゲート絶縁膜（図示せず）を介して８個のゲー
ト電極５２ａ乃至５２ｈがこの順で互いに平行に形成さ
れている。ゲート電極５２ａ及び５２ｂ間、ゲート電極
５２ｃ及び５２ｄ間、ゲート電極５２ｅ及び５２ｆ間並
びにゲート電極５２ｇ及び５２ｈ間には、２個ずつこれ
らのゲート電極と平行に延びるダミーゲート電極５３が
形成されており、３つの領域に区画されている。そし
て、区画された各領域においてＰ型半導体基板５１の表
面にＮ型拡散層５４が形成されている。また、ゲート電
極５２ａ及び５２ｈの外側においてもＰ型半導体基板５
１の表面にＮ型拡散層５４が形成されている。
【００１６】更に、全面に層間絶縁膜５５が形成されお
り、その内部に下から順に第１及び第２のＡｌ配線層６
１及び６２が形成され、層間絶縁膜５５上に第３のＡｌ
配線層６３が形成されている。ゲート電極５２ａ及びそ
の外側のＮ型拡散層５４、ゲート電極５２ｂ及び５２ｃ
及びそれらの間のＮ型拡散層５４、ゲート電極５２ｄ及
び５２ｅ及びそれらの間のＮ型拡散層５４、ゲート電極
５２ｆ及び５２ｇ及びそれらの間のＮ型拡散層５４、並
びにゲート電極５２ｈ及びその外側のＮ型拡散層５４
は、夫々第１層目のコンタクト（導電層）６４を介して
第１のＡｌ配線層６１において共通接続されている。更
に、これらの第１のＡｌ配線層６１は、図３（ａ）及び
図５に示すように、第２及び第３層目のコンタクト（導
電層）６５及び６６並びに第２のＡｌ配線層６２を介し
て第３のＡｌ配線層６３ａに共通接続されている。第３
のＡｌ配線層６３ａには接地電位ＧＮＤが供給される。
り、その内部に下から順に第１及び第２のＡｌ配線層６
１及び６２が形成され、層間絶縁膜５５上に第３のＡｌ
配線層６３が形成されている。ゲート電極５２ａ及びそ
の外側のＮ型拡散層５４、ゲート電極５２ｂ及び５２ｃ
及びそれらの間のＮ型拡散層５４、ゲート電極５２ｄ及
び５２ｅ及びそれらの間のＮ型拡散層５４、ゲート電極
５２ｆ及び５２ｇ及びそれらの間のＮ型拡散層５４、並
びにゲート電極５２ｈ及びその外側のＮ型拡散層５４
は、夫々第１層目のコンタクト（導電層）６４を介して
第１のＡｌ配線層６１において共通接続されている。更
に、これらの第１のＡｌ配線層６１は、図３（ａ）及び
図５に示すように、第２及び第３層目のコンタクト（導
電層）６５及び６６並びに第２のＡｌ配線層６２を介し
て第３のＡｌ配線層６３ａに共通接続されている。第３
のＡｌ配線層６３ａには接地電位ＧＮＤが供給される。
【００１７】また、ダミーゲート電極５３間に位置する
各Ｎ型拡散層５４は第１及び第２層目のコンタクト６４
及び６５並びに第１のＡｌ配線層６１を介して第２のＡ
ｌ配線層６２に接続されている。そして、これらのＮ型
拡散層５４は、図４に示すように、入出力パッドＰＡＤ
に接続されている。更に、ゲート電極５２ａとその隣に
位置するダミーゲート電極５３との間のＮ型拡散層５４
も第１及び第２層目のコンタクト６４及び６５並びに第
１のＡｌ配線層６１を介して第２のＡｌ配線層６２に接
続されている。このＮ型拡散層５４は、図４に示すよう
に、内部回路に接続される。
各Ｎ型拡散層５４は第１及び第２層目のコンタクト６４
及び６５並びに第１のＡｌ配線層６１を介して第２のＡ
ｌ配線層６２に接続されている。そして、これらのＮ型
拡散層５４は、図４に示すように、入出力パッドＰＡＤ
に接続されている。更に、ゲート電極５２ａとその隣に
位置するダミーゲート電極５３との間のＮ型拡散層５４
も第１及び第２層目のコンタクト６４及び６５並びに第
１のＡｌ配線層６１を介して第２のＡｌ配線層６２に接
続されている。このＮ型拡散層５４は、図４に示すよう
に、内部回路に接続される。
【００１８】また、Ｎ型拡散層５４を取り囲むように半
導体基板表面に素子分離絶縁膜６が形成され、その周囲
にガードリング（ガードリング用ウェル）３が形成され
ている。これらの上にも層間絶縁膜５５が形成され、こ
の層間絶縁膜５５に形成されたコンタクト１を介してガ
ードリング３は接地された第３のＡｌ配線層６３ａに接
続されている。コンタクト１は、ほぼ均等な間隔で配置
されている。但し、図２に示すように、ガードリング３
のゲート電極５２ａに対し平行に延びる部分では、コン
タクト１が１個ずつ配置されているが、ゲート電極５２
ａに対して垂直な方向に延びる部分では、中央に近づく
に連れてコンタクト１の数が増加している。
導体基板表面に素子分離絶縁膜６が形成され、その周囲
にガードリング（ガードリング用ウェル）３が形成され
ている。これらの上にも層間絶縁膜５５が形成され、こ
の層間絶縁膜５５に形成されたコンタクト１を介してガ
ードリング３は接地された第３のＡｌ配線層６３ａに接
続されている。コンタクト１は、ほぼ均等な間隔で配置
されている。但し、図２に示すように、ガードリング３
のゲート電極５２ａに対し平行に延びる部分では、コン
タクト１が１個ずつ配置されているが、ゲート電極５２
ａに対して垂直な方向に延びる部分では、中央に近づく
に連れてコンタクト１の数が増加している。
【００１９】一方、第１の実施例のＰチャネルトランジ
スタＭＰが形成された領域においては、Ｐ型半導体基板
５１の表面にＮウェル（図示せず）が形成され、その表
面にＰ型拡散層５７が形成されている。更に、Ｎチャネ
ルトランジスタＭＮが形成された領域と同様に、ゲート
電極５６ａ乃至５６ｈが形成されている。ゲート電極５
６ａ及び５６ｂ間、ゲート電極５６ｃ及び５６ｄ間、ゲ
ート電極５６ｅ及び５６ｆ間、並びにゲート電極５６ｇ
及び５６ｈ間の各Ｐ型拡散層５７も第２のＡｌ配線層６
２等を介して入出力パッドＰＡＤに接続されている。一
方、ゲート電極５６ａの外側、ゲート電極５６ｂ及び５
６ｃ間、ゲート電極５６ｄ及び５６ｅ間、ゲート電極５
６ｆ及び５６ｇ間、並びにゲート電極５６ｈの外側の各
Ｐ型拡散層５７は各ゲート電極５６ａ乃至５６ｈと共に
第３のＡｌ配線層６３ｂに共通接続されている。第３の
Ａｌ配線層６３ｂには、電源電位ＶＤＤが供給される。
スタＭＰが形成された領域においては、Ｐ型半導体基板
５１の表面にＮウェル（図示せず）が形成され、その表
面にＰ型拡散層５７が形成されている。更に、Ｎチャネ
ルトランジスタＭＮが形成された領域と同様に、ゲート
電極５６ａ乃至５６ｈが形成されている。ゲート電極５
６ａ及び５６ｂ間、ゲート電極５６ｃ及び５６ｄ間、ゲ
ート電極５６ｅ及び５６ｆ間、並びにゲート電極５６ｇ
及び５６ｈ間の各Ｐ型拡散層５７も第２のＡｌ配線層６
２等を介して入出力パッドＰＡＤに接続されている。一
方、ゲート電極５６ａの外側、ゲート電極５６ｂ及び５
６ｃ間、ゲート電極５６ｄ及び５６ｅ間、ゲート電極５
６ｆ及び５６ｇ間、並びにゲート電極５６ｈの外側の各
Ｐ型拡散層５７は各ゲート電極５６ａ乃至５６ｈと共に
第３のＡｌ配線層６３ｂに共通接続されている。第３の
Ａｌ配線層６３ｂには、電源電位ＶＤＤが供給される。
【００２０】また、Ｎ型拡散層５７を取り囲むように半
導体基板表面に素子分離絶縁膜７が形成され、その周囲
にガードリング８が形成されている。これらの上にも層
間絶縁膜５５が形成され、この層間絶縁膜５５に形成さ
れたコンタクト９を介してガードリング８は電源電位Ｖ
ＤＤが供給される第３のＡｌ配線層６３ｂに接続されて
いる。コンタクト９は、例えばほぼ均等な間隔で１個ず
つ配置されている。
導体基板表面に素子分離絶縁膜７が形成され、その周囲
にガードリング８が形成されている。これらの上にも層
間絶縁膜５５が形成され、この層間絶縁膜５５に形成さ
れたコンタクト９を介してガードリング８は電源電位Ｖ
ＤＤが供給される第３のＡｌ配線層６３ｂに接続されて
いる。コンタクト９は、例えばほぼ均等な間隔で１個ず
つ配置されている。
【００２１】このように構成された第１の実施例におい
ては、入出力パッドに静電サージが印加されると、図１
中に矢印で示すように、静電サージは接地へと逃がされ
る。このとき、ガードリング上のコンタクト配置が不均
一になっており、具体的には、図２に示すように、中央
に近づくに連れてコンタクトの密度が高くなっているた
め、各ＮチャネルトランジスタＭＮにおけるＰＮ接合の
電位状態はほぼ均一となっている。従って、いずれのＮ
チャネルトランジスタＭＮにおいてもほぼ同時にブレー
クダウン状態に移行し、破壊が生じることなく内部回路
を適切に保護することが可能である。従って、高いＥＳ
Ｄ耐性が得られる。また、従来と同様のガードリングが
存在しているので、ラッチアップ耐量及び特性への影響
は少ない。
ては、入出力パッドに静電サージが印加されると、図１
中に矢印で示すように、静電サージは接地へと逃がされ
る。このとき、ガードリング上のコンタクト配置が不均
一になっており、具体的には、図２に示すように、中央
に近づくに連れてコンタクトの密度が高くなっているた
め、各ＮチャネルトランジスタＭＮにおけるＰＮ接合の
電位状態はほぼ均一となっている。従って、いずれのＮ
チャネルトランジスタＭＮにおいてもほぼ同時にブレー
クダウン状態に移行し、破壊が生じることなく内部回路
を適切に保護することが可能である。従って、高いＥＳ
Ｄ耐性が得られる。また、従来と同様のガードリングが
存在しているので、ラッチアップ耐量及び特性への影響
は少ない。
【００２２】次に、本発明の第２の実施例について説明
する。図６は本発明の第２の実施例に係る静電気保護素
子を示すレイアウト図である。なお、図６に示す第２の
実施例において、図２等に示す第１の実施例と同一の構
成要素には、同一の符号を付してその詳細な説明は省略
する。
する。図６は本発明の第２の実施例に係る静電気保護素
子を示すレイアウト図である。なお、図６に示す第２の
実施例において、図２等に示す第１の実施例と同一の構
成要素には、同一の符号を付してその詳細な説明は省略
する。
【００２３】第２の実施例においては、図１１に示す従
来の静電気保護素子におけるガードリング１０３のゲー
ト電極に対し平行に延びる部分が除かれた形状のガード
リング３ａが設けられている。そして、ガードリング３
ａの間には第１の実施例におけるゲート電極５２ａ乃至
５２ｈに相当するゲート電極５２及びＮ型拡散層５７に
相当するＮ型拡散層２が設けられている。更に、ダミー
ゲート電極及びコンタクトが第１の実施例と同様に設け
られているが、説明を簡略化するためにその説明は省略
する。このようにして、２個のガードリング３ａ間にＮ
チャネルトランジスタＭＮが配置されている。また、ガ
ードリング３ａには、複数個のコンタクト１が等間隔で
１個ずつ接続されている。
来の静電気保護素子におけるガードリング１０３のゲー
ト電極に対し平行に延びる部分が除かれた形状のガード
リング３ａが設けられている。そして、ガードリング３
ａの間には第１の実施例におけるゲート電極５２ａ乃至
５２ｈに相当するゲート電極５２及びＮ型拡散層５７に
相当するＮ型拡散層２が設けられている。更に、ダミー
ゲート電極及びコンタクトが第１の実施例と同様に設け
られているが、説明を簡略化するためにその説明は省略
する。このようにして、２個のガードリング３ａ間にＮ
チャネルトランジスタＭＮが配置されている。また、ガ
ードリング３ａには、複数個のコンタクト１が等間隔で
１個ずつ接続されている。
【００２４】このように構成された第２の実施例におい
ては、両端に位置するＮチャネルトランジスタＭＮの外
側にガードリングが存在しないので、そのガードリング
による影響が及ばない。従って、各Ｎチャネルトランジ
スタＭＮが確実にブレークダウン状態に移行し、内部回
路が適切に保護される。
ては、両端に位置するＮチャネルトランジスタＭＮの外
側にガードリングが存在しないので、そのガードリング
による影響が及ばない。従って、各Ｎチャネルトランジ
スタＭＮが確実にブレークダウン状態に移行し、内部回
路が適切に保護される。
【００２５】次に、本発明の第３の実施例について説明
する。図７は本発明の第３の実施例に係る静電気保護素
子を示すレイアウト図である。なお、図７に示す第３の
実施例において、図２等に示す第１又は第２の実施例と
同一の構成要素には、同一の符号を付してその詳細な説
明は省略する。
する。図７は本発明の第３の実施例に係る静電気保護素
子を示すレイアウト図である。なお、図７に示す第３の
実施例において、図２等に示す第１又は第２の実施例と
同一の構成要素には、同一の符号を付してその詳細な説
明は省略する。
【００２６】第３の実施例においては、第２の実施例と
同様に、ガードリング３ａが設けられている。また、両
端のＮチャネルトランジスタＭＮの外側にガードリング
３ｂが設けられている。ガードリング３ｂはゲート電極
５２に対し平行に延びているが、ガードリング３ａとは
接続されず、その電位はフローティング状態となってい
る。また、コンタクト１は、第２の実施例と同様に、ガ
ードリング３ａに接続されているが、ガードリング３ｂ
には接続されていない。
同様に、ガードリング３ａが設けられている。また、両
端のＮチャネルトランジスタＭＮの外側にガードリング
３ｂが設けられている。ガードリング３ｂはゲート電極
５２に対し平行に延びているが、ガードリング３ａとは
接続されず、その電位はフローティング状態となってい
る。また、コンタクト１は、第２の実施例と同様に、ガ
ードリング３ａに接続されているが、ガードリング３ｂ
には接続されていない。
【００２７】このように構成された第３の実施例によっ
ても、第２の実施例と同様の効果が得られる。
ても、第２の実施例と同様の効果が得られる。
【００２８】次に、本発明の第４の実施例について説明
する。図８は本発明の第４の実施例に係る静電気保護素
子を示すレイアウト図である。なお、図８に示す第４の
実施例において、図２等に示す第１又は第２の実施例と
同一の構成要素には、同一の符号を付してその詳細な説
明は省略する。
する。図８は本発明の第４の実施例に係る静電気保護素
子を示すレイアウト図である。なお、図８に示す第４の
実施例において、図２等に示す第１又は第２の実施例と
同一の構成要素には、同一の符号を付してその詳細な説
明は省略する。
【００２９】第４の実施例においては、図１１に示す従
来の静電気保護素子におけるガードリング１０３と同様
のガードリング３ｃが設けられている。但し、ガードリ
ング３ｃのゲート電極５２に対し平行に延びる部分には
コンタクトが設けられていない。
来の静電気保護素子におけるガードリング１０３と同様
のガードリング３ｃが設けられている。但し、ガードリ
ング３ｃのゲート電極５２に対し平行に延びる部分には
コンタクトが設けられていない。
【００３０】このように構成された第４の実施例によっ
ても、第２の実施例と同様の効果が得られる。
ても、第２の実施例と同様の効果が得られる。
【００３１】次に、本発明の第５及び第６の実施例につ
いて説明する。図９は本発明の第５の実施例に係る静電
気保護素子を示すレイアウト図であり、図１０は本発明
の第６の実施例に係る静電気保護素子を示すレイアウト
図である。なお、夫々図９及び１０に示す第５及び第６
の実施例において、図２等に示す第１又は第２の実施例
と同一の構成要素には、同一の符号を付してその詳細な
説明は省略する。
いて説明する。図９は本発明の第５の実施例に係る静電
気保護素子を示すレイアウト図であり、図１０は本発明
の第６の実施例に係る静電気保護素子を示すレイアウト
図である。なお、夫々図９及び１０に示す第５及び第６
の実施例において、図２等に示す第１又は第２の実施例
と同一の構成要素には、同一の符号を付してその詳細な
説明は省略する。
【００３２】第５の実施例においては、第２の実施例に
おける２つのガードリング３ａのうち図面上で上側に位
置するものが設けられておらず、第６の実施例において
は、第２の実施例における２つのガードリング３ａのう
ち図面上で下側に位置するものが設けられていない。
おける２つのガードリング３ａのうち図面上で上側に位
置するものが設けられておらず、第６の実施例において
は、第２の実施例における２つのガードリング３ａのう
ち図面上で下側に位置するものが設けられていない。
【００３３】このように構成された第５及び第６の実施
例においても、第２の実施例と同様の効果が得られる。
例においても、第２の実施例と同様の効果が得られる。
【００３４】なお、第２乃至第６の実施例において、第
１の実施例のようにコンタクト１がガードリング３ａの
中央に向かって密になるように設けられていてもよい。
１の実施例のようにコンタクト１がガードリング３ａの
中央に向かって密になるように設けられていてもよい。
【００３５】また、第５及び第６の実施例において、第
３の実施例のようにフローティングのガードリング３ｂ
が設けられていてもよい。
３の実施例のようにフローティングのガードリング３ｂ
が設けられていてもよい。
【００３６】
【発明の効果】以上詳述したように、本発明によれば、
ガードリング用ウェルに接続されたコンタクトの密度の
相違により、複数個の電界効果トランジスタを破壊に至
ることなくブレークダウン状態に移行させることができ
る。この結果、十分なＥＳＤ耐性を得ることができる。
ガードリング用ウェルに接続されたコンタクトの密度の
相違により、複数個の電界効果トランジスタを破壊に至
ることなくブレークダウン状態に移行させることができ
る。この結果、十分なＥＳＤ耐性を得ることができる。
【図１】本発明の実施例に係る静電気保護素子を示す回
路図である。
路図である。
【図２】本発明の第１の実施例に係る静電気保護素子を
示すレイアウト図である。
示すレイアウト図である。
【図３】（ａ）は図２中のＡ−Ａ線に沿った断面図、
（ｂ）はその等価回路図である。
（ｂ）はその等価回路図である。
【図４】第１の実施例における第２のＡｌ配線層を示す
レイアウト図である。
レイアウト図である。
【図５】第１の実施例における第３のＡｌ配線層を示す
レイアウト図である。
レイアウト図である。
【図６】本発明の第２の実施例に係る静電気保護素子を
示すレイアウト図である。
示すレイアウト図である。
【図７】本発明の第３の実施例に係る静電気保護素子を
示すレイアウト図である。
示すレイアウト図である。
【図８】本発明の第４の実施例に係る静電気保護素子を
示すレイアウト図である。
示すレイアウト図である。
【図９】本発明の第５の実施例に係る静電気保護素子を
示すレイアウト図である。
示すレイアウト図である。
【図１０】本発明の第６の実施例に係る静電気保護素子
を示すレイアウト図である。
を示すレイアウト図である。
【図１１】従来の静電気保護素子を示すレイアウト図で
ある。
ある。
１、９、６４、６５、６６、１０４；コンタクト ２、５４、５７；拡散層 ３、３ａ、３ｂ、３ｃ、８、１０３；ガードリング ６、７、１０６；素子分離絶縁膜 ５２、５２ａ〜５２ｈ、５６ａ〜５６ｈ、１０１；ゲー
ト電極 ５３；ダミーゲート電極 ５５；層間絶縁膜 ６１、６２、６３ａ、６３ｂ；配線層
ト電極 ５３；ダミーゲート電極 ５５；層間絶縁膜 ６１、６２、６３ａ、６３ｂ；配線層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｆターム(参考） 5F038 BH02 BH05 BH07 BH09 BH13 EZ20 5F048 AA02 AC03 AC10 BE09 BF11 BH05 CC01 CC09 CC11 CC13 CC15 CC16 CC18 CC19 5F140 AA31 AB04 BJ05 CA03 CA06 CB07 DA06
Claims (7)
- 【請求項１】 半導体基板と、この半導体基板上に互い
に平行に配置されたゲート電極を有し入出力パッドに印
加された静電気を接地に逃がす複数個の電界効果トラン
ジスタと、前記複数個の電界効果トランジスタの周囲に
設けられたガードリング用ウェルと、前記半導体基板上
に形成された層間絶縁膜と、この層間絶縁膜上に形成さ
れた接地配線層と、前記ウェルと前記接地配線層とを接
続する複数個の導電層と、を有する静電気保護素子にお
いて、前記ガードリング用ウェルは前記ゲート電極に対
し平行に延びる第１の領域と、前記ゲート電極に対し垂
直に延びる第２の領域と、を有し、前記導電層は、前記
第１の領域よりも前記第２の領域において密に設けられ
ていることを特徴とする静電気保護素子。 - 【請求項２】 前記導電層は、前記第２の領域において
その中央側が密になるように設けられていることを特徴
とする請求項１に記載の静電気保護素子。 - 【請求項３】 前記導電層は、前記第１の領域には設け
られていないことを特徴とする請求項１又は２に記載の
静電気保護素子。 - 【請求項４】 半導体基板と、この半導体基板上に互い
に平行に配置されたゲート電極を有し入出力パッドに印
加された静電気を接地に逃がす複数個の電界効果トラン
ジスタと、前記複数個の電界効果トランジスタの周囲に
設けられたガードリング用ウェルと、前記半導体基板上
に形成された層間絶縁膜と、この層間絶縁膜上に形成さ
れた接地配線層と、前記ウェルと前記接地配線層とを接
続する複数個の導電層と、を有する静電気保護素子にお
いて、前記ガードリング用ウェルは前記ゲート電極に対
し垂直に延びる領域のみを有することを特徴とする静電
気保護素子。 - 【請求項５】 前記ガードリング用ウェルは、前記複数
個の電界効果トランジスタを間に挟むようにして２個設
けられていることを特徴とする請求項４に記載の静電気
保護素子。 - 【請求項６】 前記ガードリング用ウェルは、前記ゲー
ト電極が延びる方向の前方に１個設けられていることを
特徴とする請求項４に記載の静電気保護素子。 - 【請求項７】 前記電界効果トランジスタの側方に設け
られ前記ゲート電極に対して平行に延びフローティング
電位にある第２のガードリング用ウェルを有することを
特徴とする請求項４乃至６のいずれか１項に記載の静電
気保護素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001091985A JP2002289786A (ja) | 2001-03-28 | 2001-03-28 | 静電気保護素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001091985A JP2002289786A (ja) | 2001-03-28 | 2001-03-28 | 静電気保護素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002289786A true JP2002289786A (ja) | 2002-10-04 |
Family
ID=18946519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001091985A Pending JP2002289786A (ja) | 2001-03-28 | 2001-03-28 | 静電気保護素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002289786A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007173443A (ja) * | 2005-12-21 | 2007-07-05 | Oki Electric Ind Co Ltd | 半導体装置 |
| KR100780239B1 (ko) | 2006-12-26 | 2007-11-27 | 매그나칩 반도체 유한회사 | 정전기 방전 보호소자 |
| JP2008177246A (ja) * | 2007-01-16 | 2008-07-31 | Nec Electronics Corp | 半導体装置 |
| JP2012043845A (ja) * | 2010-08-13 | 2012-03-01 | Renesas Electronics Corp | 半導体装置 |
| US8546887B2 (en) | 2011-05-20 | 2013-10-01 | Samsung Electronics Co., Ltd. | Semiconductor devices |
| JP2014090096A (ja) * | 2012-10-30 | 2014-05-15 | Seiko Instruments Inc | 半導体装置 |
-
2001
- 2001-03-28 JP JP2001091985A patent/JP2002289786A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007173443A (ja) * | 2005-12-21 | 2007-07-05 | Oki Electric Ind Co Ltd | 半導体装置 |
| KR100780239B1 (ko) | 2006-12-26 | 2007-11-27 | 매그나칩 반도체 유한회사 | 정전기 방전 보호소자 |
| JP2008177246A (ja) * | 2007-01-16 | 2008-07-31 | Nec Electronics Corp | 半導体装置 |
| JP2012043845A (ja) * | 2010-08-13 | 2012-03-01 | Renesas Electronics Corp | 半導体装置 |
| US8546887B2 (en) | 2011-05-20 | 2013-10-01 | Samsung Electronics Co., Ltd. | Semiconductor devices |
| JP2014090096A (ja) * | 2012-10-30 | 2014-05-15 | Seiko Instruments Inc | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070112 |