JP2004363136A - 半導体回路装置 - Google Patents
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Abstract
【課題】放熱性の優れたＥＳＤ保護素子を提供する。
【解決手段】保護素子は、リング状のゲート電極２０２、その内側のＮ＋ドレイン領域２０１、外側のＮ＋ソース領域２０３、そして、シールド・プレート電極２０４を備えている。リング・ゲートとソース領域はスルーホールを介してグランドに接続され、ドレイン領域は外部パッドに接続される。シールド・プレート電極はグランドもしくは電源に接続される。シールド・プレート電極によって、ＬＯＣＯＳなどの素子分離酸化膜形成することなく、素子分離が達成される。これによって、酸化膜による熱伝播の遮断を回避することができ、保護素子の放熱性及びＥＳＤ耐量を改善することができる。
【選択図】 図２
【解決手段】保護素子は、リング状のゲート電極２０２、その内側のＮ＋ドレイン領域２０１、外側のＮ＋ソース領域２０３、そして、シールド・プレート電極２０４を備えている。リング・ゲートとソース領域はスルーホールを介してグランドに接続され、ドレイン領域は外部パッドに接続される。シールド・プレート電極はグランドもしくは電源に接続される。シールド・プレート電極によって、ＬＯＣＯＳなどの素子分離酸化膜形成することなく、素子分離が達成される。これによって、酸化膜による熱伝播の遮断を回避することができ、保護素子の放熱性及びＥＳＤ耐量を改善することができる。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は半導体回路装置に関し、特に、ＥＳＤなどから回路を保護する保護素子を備える半導体回路装置に関する。
【０００２】
【従来の技術】
半導体回路装置において、基板上または基板内に形成される複数の素子が電気的に相互干渉を起こさないように、各素子を電気的に分離する必要がある。半導体集積回路に対する高集積化、多機能化、高速化、あるいは低消費電力化の要求は益々厳しいものになり、これまでに様々な素子分離技術が提案されている。最も典型的な素子分離法の一つは、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）構造である。ＬＯＣＯＳ法は、窒化膜をマスクとして基板上の素子間に熱酸化膜を形成することによって、素子分離を行う。このような酸化を行うと、シリコン基板内部に向けて酸化が進み、埋め込み酸化膜（ＬＯＣＯＳ）が形成される。
【０００３】
他の素子分離技術として、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法が知られている。ＳＴＩ法は、シリコンにドライエッチングによって溝を形成し、その中にＳｉＯ２を埋め込んだ後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって溝以外に形成されたＳｉＯ２を除去する。溝のみに平坦酸化膜が埋め込まれた分離構造が形成される。ＳＴＩは、アイソレーション幅をＬＯＣＯＳ構造と比較して小さくすることができるため、デバイスの高密度化に大きく寄与する。
【０００４】
基板そのものを含有するアイソレーション技術としてＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造が知られている。ＳＯＩ構造は、絶縁膜上のシリコン薄膜（ＳＯＩ層）に形成されたデバイスを備えている。バルクＣＭＯＳデバイスは、Ｐ／Ｎ型ＭＯＳトランジスタがウェル層にて分離されるが、ＳＯＩ−ＭＯＳデバイスは、図８に示すように、Ｓｉ支持基板と埋め込み酸化膜にて分離される。ＳＯＩ層の厚みを薄くし、チャネル下のボディ領域が全て空乏化しているものを完全空乏型ＳＯＩ、ボディ領域底部に空乏化されていない領域をもつものを部分空乏型ＳＯＩという。図８は、部分空乏型ＳＯＩの構造の一例を示している。各素子間は、例えば、ＬＯＣＯＳ酸化膜によって分離され、動作領域（ＳＯＩ層）が絶縁体にて完全に分離される構造を備えている。
【０００５】
ＳＯＩ構造は、ラッチアップや寄生接合容量などの問題に対して有効であり、デバイスの高密度化、高速化、あるいは低消費電力化に大きく寄与する。しかし、埋め込み酸化膜によって、引き起こされる問題がある。埋め込み酸化膜は電気的分離を与える一方で、熱の伝播を阻害するため、放熱効果を大きく低下させる。これは、特に電流密度の大きな素子に、無視できない影響を与えうる。
【０００６】
ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）による回路の内部破壊を防止するための保護素子として、ゲートがグランドに接続されたＮＭＯＳ（ＧＧＮＭＯＳ：Ｇａｔｅ Ｇｒｏｕｎｄｅｄ ＮＭＯＳ）が知られている。ＥＳＤは、例えば、半導体回路装置と人もしくは機械などとの接触によって、外部接続パッドと内部回路の間において、パルス上のサージ電圧を発生させる。ＧＧＮＭＯＳは、高電圧がかかると、ソース−ドレイン間のブレーク・ダウンが生じ、外部パッドとグランド配線と間において電流を流すことによって、内部回路のゲート電極にサージ電圧が印加されることを防ぐ。保護素子にはＳＯＩ構造において、埋め込み酸化膜によって熱の伝播が阻害されるため、サージ電流によってＥＳＤ保護素子の温度が大きく上昇し、ＥＳＤ保護素子自身のＥＳＤ耐圧が低下するという問題がある。
【０００７】
このため、ＳＯＩ素子の放熱性問題を解決するための提案がなされている（例えば、特許文献１を参照）。埋め込み酸化膜を貫通するポリシリコン・プラグを基板上に形成し、ＭＯＳＦＥＴデバイス領域と反対極性のシリコン基板とを連結する。ポリシリコン・プラグは、ＭＯＳＦＥＴデバイスのソースもしくはドレインと接触しており、ポジティブもしくはネガティブのＥＳＤを伝播する機能を備えている。同時に、ポリシリコン・プラグは熱を伝播する機能を備えており、素子の熱破壊を防止することができる。しかし、このような構造は製造プロセスを複雑とする問題がある。
【０００８】
一方、素子の電気的な分離を行うための技術として、シールド・プレート素子分離法が知られている（例えば、特許文献２を参照）。この技術は、半導体基板上の素子領域の間に酸化膜とシールド・プレート電極を設ける。シールド・プレート電極は、例えば、素子を囲むように形成することができる。シールド・プレートに逆バイアス電圧を印加することによって空乏層がシールド・プレート電極によって囲まれた領域外に伸長することを防止し、素子間の電気的な分離を実現する。
【０００９】
しかし、このようなシールド・プレート電極が、ＳＯＩ基板（もしくはＳＯＩ素子）における熱問題との観点から検討されたことはない。特に、入力保護用の素子における熱破壊の問題とシールド・プレート電極とを関連付ける検討は一切なされていない。又、上記参照文献は、シールド・プレート電極と交差する直線状のゲート電極を備えているが、この交差部はＥＳＤにおいて大きな問題となる可能性が高い。あるいは、外部端子に接続される拡散層がシールド・プレート電極で分離されるため、放電経路断面積が小さく、ＥＳＤ耐量が小さい。
【００１０】
尚、保護素子として使用されるトランジスタにおいて、電流分布を均一化するために、ワッフル型のパターン・レイアウトを備えるゲート電極構造が提案されている（例えば、特許文献３を参照）。ワッフル型のパターンのゲート電極によって、ソース−ドレイン間を流れるブレーク・ダウン電流の電流密度が均一化されるため、保護素子の静電破壊強度を向上することができる。しかし、このようなゲート電極構造と、保護素子の熱による静電耐圧の低下との問題について、これまで全く検討がなされていない。
【００１１】
【特許文献１】
ＵＳＰ６３５２８８２号公報
【００１２】
【特許文献２】
特開平１１−１２６８９９号公報
【００１３】
【特許文献３】
特開平６−１１２４８２号公報
【００１４】
【発明が解決しようとする課題】
本発明は上記従来技術に鑑みてなされたものであって、本発明の一つの目的は、保護回路の耐圧を向上することができる、半導体素子構造を提供することである。
【００１５】
【課題を解決するための手段】
本発明の第１の態様は、高電圧から回路を保護する保護回路を備える半導体回路装置であって、前記保護回路は、第１の電位が与えられるリング・ゲートと、前記リング・ゲートの内側に形成された第１の不純物拡散層と、前記リング・ゲートの外側に形成された第２の不純物拡散層と、前記第２の不純物拡散層を囲むように形成され、第２の電位が与えられるシールド電極と、を備え、前記第１及び第２の不純物拡散層の一方は保護すべき回路に接続され、他方は前記第１の電位が与えられるものである。この構成を有することによって、保護回路の電圧耐量を改善することができる。
【００１６】
上記第１の態様において、前記第１の電位はグランド電位であり、前記第２の電位はグランド電位もしくは電源電位であることが好ましい。あるいは、前記第１の電位は電源電位であり、前記第２の電位はグランド電位もしくは電源電位であることが好ましい。これにより、効果的に素子分離を行うことができる。
【００１７】
上記第１の態様の半導体回路装置は、前記第１及び第２の不純物拡散層より下の層に、絶縁層が形成されている回路に適用することが好ましい。この構成を有することにより、シリコン層より下層に酸化膜を備える半導体回路装置の保護回路を改善することができる。
上記第１の態様において、前記シールド電極の外側に、前記第２の不純物拡散層と反対導電型の拡散層が形成されていることが好ましい。これにより、効果的に素子分離を行うことができる。
【００１８】
上記第１の態様において、さらに、前記保護回路の請求項１に記載された構成要素と同一の構成要素を含む他の保護回路を備え、前記保護回路と前記他の保護回路との間には、電気的分離のための絶縁物層が形成されていないことが好ましい。これにより、保護回路からの熱伝播を改善することができる。
【００１９】
上記第１の態様において、さらに、前記保護回路の請求項１に記載された構成要素と同一の構成要素を含む他の保護回路と、前記保護回路と前記他の保護回路との間に形成された、第１の回路間シールド電極、及び第２の回路間シールド電極と、前記第１の回路間シールド電極と前記第２の回路間シールド電極の間のシリコン層に形成された、前記シリコン層と反対導電型の拡散層と、を備えることが好ましい。この構成を有することによって、保護回路間の電気的分離を改善することができる。
【００２０】
さらに、前記保護回路と他の保護回路とは、外部パッドと内部回路との間に接続されており、さらに、前記内部回路と前記保護回路との間、及び、前記内部回路と前記他の保護回路との間において、２つの回路間シールド電極と、前記２つの回路間シールド電極の間のシリコン層に形成された前記シリコン層と反対導電型の拡散層と、を備える、ことが好ましい。これにより、内部回路と保護回路との分離を改善することができる。あるいは、前記第１及び第２の回路間シールド電極には、前記保護回路と他の保護回路間のインジェクションを引き起こすキャリアを集めるように電位が与えられていることが好ましい。さらに、前記シリコン層と反対の導電型の拡散層には、前記保護回路と他の保護回路間のインジェクションを引き起こすキャリアを集めるように電位が与えられていることが好ましい。この構成を有することによって、回路間の分離を改善することができる。
【００２１】
上記第１の態様において、前記保護回路は、並列に接続された複数の回路要素を備え、前記複数の回路要素のそれぞれは、第１の電位が与えられるリング・ゲートと、前記リング・ゲートの内側に形成された第１の不純物拡散層と、前記リング・ゲートの外側に形成された第２の不純物拡散層と、前記第２の不純物拡散層を囲むように形成され、第２の電位が与えられるシールド電極と、を備え、前記第１及び第２の不純物拡散層の一方は保護すべき回路に接続され、他方は前記第１の電位が与えられることが好ましい。この構成を有することによって、保護回路の電圧耐量を改善することができる。さらに、前記シールド電極は、隣接する回路要素間で共有されていることができる。
【００２２】
本発明の第２の態様は、高電圧から回路を保護する複数の保護回路を備える半導体回路装置であって、第１の保護回路と、前記第１の保護回路と異なる第２の保護回路と、前記第１の保護回路と前記第２の保護回路との間に素子分離絶縁膜を形成することなく、前記第１の保護回路と前記第２の保護回路との間に形成された素子分離のためのシールド電極と、を備えるものである。この構成を有することによって、保護回路の放熱性を改善することができ、電圧耐量を改善する。
上記第２の態様において、前記半導体回路装置は、外部パッドと内部回路とを備え、前記第１の保護回路と前記内部回路との間にシールド電極が形成されていることが好ましい。これによって、保護回路の素子分離を改善することができる。
【００２３】
【発明の実施の形態】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能であろう。又、各図において同一の符号を付されたものは、実質的に同様の構成要素を示すものであり、説明の明確化のため、必要とされない説明が省略される。
【００２４】
実施の形態１．
図１は、本発明を適用可能な回路構成を示す回路図である。本発明の半導体素子構造もしくは半導体回路構造は、ＭＭＯＳもしくはＰＭＯＳによって形成された、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）入力保護回路もしくはＥＳＤ入力保護素子に好適である。以下の説明において、ＮＭＯＳ構造を例として本発明の実施形態が説明されるが、本発明はＰＭＯＳ構造にも適用することが可能である。ＰＭＯＳ構造は、基本的に、以下の説明における半導体層の導電型と逆の導電型となる構成を備える。又、以下の説明において接続とは、電気的に接続されていれば十分であり、物理的に直接接続されることは要求されない。
【００２５】
又、外部入力パッドと内部回路との間の入力保護回路を例として、以下に本実施の形態の説明がなされるが、本発明は、パッド−内部回路間のＥＳＤ保護のための保護回路に限らず、電源とグランド間に挿入される電源保護素子など、他の領域もしくは他の態様において使用される保護回路もしくは保護素子に適用することが可能であることは、当業者にとって自明なことであろう。以下において、説明の明確のため、素子もしくは回路の用語を使用するが、回路の概念は複数の素子、もしくは他の素子と電気的に接続されている素子を含む。同様に、素子は複数の素子から構成されうる。同一の要素が、素子であり回路でありうる。
【００２６】
図１は、パッドと内部回路の入力部との間に接続された入力保護回路の回路構成を示している。図１において、１０１は外部からの信号が入力される外部入力パッド、１０２は半導体回路装置の内部回路、１０３は内部回路と並列に接続されている入力保護回路である。本例の内部回路１０２は、入力回路部としてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータ回路を備えている。
【００２７】
入力保護回路１０３は、入力保護素子としてのＧＧ（Ｇａｔｅ Ｇｒｏｕｎｄｅｄ）ＮＭＯＳ１０４を備えている。ＧＧＮＭＯＳ１０４は、ゲートとソース（ドレイン）がグランド配線に接続され、ドレイン（ソース）が外部入力パッド１０１と内部回路１０２とを接続する配線に接続されている。ドレインは、例えば、抵抗を介して外部入力パッド１０１に接続することができる。又、グランド電位は低電位として与えられるものであって、電位値は設計によって適切なものが決定される。ＧＧＮＭＯＳ１０４は、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）による高電圧がかかると、ソース（エミッタ）−基板（ベース）−ドレイン（コレクタ）からなる寄生バイポーラトランジスタがＯＮし、外部パッド１０１とグランド配線と間において電流を流す。これによって、内部回路１０２のゲート電極にサージ電圧が印加されることを防ぐことができる。尚、ＰＭＯＳ構造によって保護素子を形成する場合、ソース（ドレイン）とゲートには電源電位Ｖｃｃが供給され、ドレイン（ソース）は外部入力パッドに接続される。
【００２８】
図２は、本形態における入力保護素子としてのＧＧＮＭＯＳ１０４の上面構造を示す平面図である。図２において、２０１はドレイン（あるいはソース）領域、２０２はゲート電極、２０３はソース（あるいはドレイン）領域、２０４はシールド・プレート電極である。以下において、２０１はドレイン領域、２０３はソース領域として説明される。電極とシリコン層の間、及び各要素の上には絶縁膜（不図示）が形成される。
【００２９】
ドレイン領域２０１の絶縁膜には、外部パッド１０１との接続を提供するための複数のコンタクト・ホール２０５が形成されている。このコンタクト・ホール２０５を介して、ＧＧＮＭＯＳ１０４のドレインが、外部パッド１０１と内部回路１０２に接続される。ソース領域２０３の絶縁膜には、ＧＧＮＭＯＳ１０４のソースとグランドとの接続を提供するための複数のコンタクト・ホール２０６が形成されている。スルーホールを介した接続は、典型的には、アルミ配線層によって行うことができる。
【００３０】
ゲート電極２０２上の絶縁膜には、ゲート電極２０２とグランドとの接続を提供するためのコンタクト・ホール２０７が形成されている。シールド・プレート電極２０４上の絶縁膜にはシールド・プレート電極２０４とグランドもしくは電源配線との接続を提供するためのコンタクト・ホール２０８が形成されている。シールド・プレート電極２０４は、グランドもしくはＶｃｃに接続することができる。回路構造をより単純化したものとするためには、シールド・プレート電極２０４は、グランドに接続されることが好ましい。シールド・プレート電極２０４は、所定の電位に固定されることによって、各素子間の電気的分離を提供することができる。
【００３１】
ゲート電極２０２はリング状に形成されている。リング・ゲート電極２０２の内部にドレインが形成され、リング・ゲート電極２０２の外部にソースが形成されている。本例のゲート電極２０２は、実質的に矩形状に形成され、各コーナが面取りされている。コーナの面取りを行うことによって、コーナにおけるソース−ドレイン間の電流密度の不均一を抑制することができる。ゲート電極２０２は、好ましくは、８角形以上の多角形、もしくは円状に形成される。これにより、ソース−ドレイン間の電流密度をより均一化することができる。
【００３２】
リング・ゲート電極２０２のゲート長Ｌは、保護素子として最適なＬが選択される。スルーホール２０７は、グランドに接続されるソース側に突出した、ゲート電極２０２の突出部上に形成されている。ゲート電極２０２とソースは、共にグランドに接続されるため、スルーホール２０７がゲート電極２０２を突き抜けた場合の問題を防ぐことができる。
【００３３】
シールド・プレート電極２０４はリング状に形成されており、ＭＯＳ構造の周囲を囲んでいる。つまり、シールド・プレート電極２０４は、ドレイン（ソース）領域２０１、ゲート電極２０２、及びソース（ドレイン）領域２０３を囲んでいる。シールド・プレート電極２０４とゲート電極２０２との間にソース（ドレイン）領域２０３が形成されている。シールド・プレート電極２０４の電極長Ｌは、ゲート電極２０２よりも大きく設定することができる。本形態のＧＧＮＭＯＳ構造は、様々なプロセスによって製造することができる。例えば、シールド・プレート電極２０４とゲート電極２０２とを同一のポリシリコン形成工程において、あるいは異なるポリシリコン形成工程によって形成することができる。
【００３４】
ゲート絶縁膜とシールド・プレート電極下の絶縁膜の厚さが異なるように、ＧＧＮＭＯＳ構造を形成することができる。第１の絶縁膜を基板全面に形成し、シールド・プレート電極をその上に形成する。シールド・プレート電極をパターニングした後に、第１の絶縁膜を除去する。その後、全面にゲート絶縁膜を形成し、ＭＯＳＦＥＴのゲート電極を形成する。この場合、シールド・プレート電極下の絶縁膜厚さを、ゲート絶縁膜と独立に設定することができ、設計のフレキシビリティが向上する。この逆に、先にゲート絶縁膜、ゲート電極を形成し、その後、シールド・プレート電極絶縁膜とシールド・プレート電極を形成してもよい。
【００３５】
図３は、ＧＧＮＭＯＳ１０４の構造を示す断面図であって、図２における矢視Ｘ−Ｘ‘間の断面構造を示している。説明の明確化のため、基板上のゲート酸化膜、層間絶縁膜あるいは金属配線層などの一部構成が省略され、あるいは簡略化された構造が示されている。図３において、３０１はＰシリコン基板、３０２は埋め込み酸化膜層、３０４はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層である。ＳＯＩ層３０４（以下、シリコン層）には、予め不純物注入がなされており、比較的低濃度のＰ−層となっている。
【００３６】
シリコン層３０４には、Ｎ＋ソース拡散層３０５及びＮ＋ドレイン拡散層３０６が形成されている。ゲート電極２０２の内側のシリコン層にＮ＋ソース拡散層３０５が形成され、外側のシリコン層にＮ＋ドレイン拡散層３０６が形成されている。Ｎ＋ソース拡散層３０５及びＮ＋ドレイン拡散層３０６の間であって、ゲート電極２０２の下には、Ｎチャネルが形成されるＰ−シリコン領域３０７がある。さらに、シリコン層３０４は、シールド・プレート電極２４０の外側に、Ｐ＋拡散層３０８が形成されている。Ｐ＋拡散層３０８とＮ＋ソース拡散層３０５の間であって、シールド・プレート電極２４０の下は、Ｐ−シリコン領域３０９である。本形態のＧＧＮＭＯＳ１０４の構造は、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化物層やＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）酸化物層によって、素子を分離していない。
【００３７】
本形態の保護回路は、素子間の電気分離を、素子の周囲を囲い、所定電位に固定されたシールド・プレート電極２４０によって行う。シールド・プレート電極２４０は、好ましくは、グランド電位もしくは電源電位Ｖｃｃが与えられる。この構造において、埋め込み酸化膜３０２の上層において、素子間に電気的分離を行うための酸化物層が形成されていないため、ＧＧＮＭＯＳ１０４からの熱伝播を効果的に行うことができ、高い放熱効果を実現することができる。これにより、ＧＧＮＭＯＳ１０４のＥＳＤ耐量を向上することができる。さらに、ＧＧＮＭＯＳ１０４はリング状のゲート電極２０２を備えており、ソース−ドレイン間の電流密度低下することによって、素子の発熱を抑制することができる。このように、リング・ゲート電極とリング状のシールド・プレート電極を併せ持つことによって、ＧＧＮＭＯＳ１０４の熱によるＥＳＤ耐量の低下を効果的に抑えることができる。
【００３８】
図３は、埋め込み酸化物層が拡散領域の直下に形成され、チャネル下のボディ領域が全て空乏化される完全空乏型ＳＯＩ−ＭＯＳの例を示している。本発明は、完全空乏型ＳＯＩ構造に限らず、部分空乏型ＳＯＩ構造、あるいはＳＯＩ構造とは異なる、いわゆるバルク構造の半導体回路装置にも適用することができる。これら構成において、保護素子を構成する拡散層側面（基板表面に平行な方向）に素子分離酸化物層が必要とされないため、保護素子の放熱性を向上することができる。
【００３９】
尚、熱伝播の観点から、本発明は、ＳＯＩ構造、特に完全空乏型ＳＯＩ−ＭＯＳにおいて大きな効果を奏し、これら構造に適用することが特に好ましい。尚、図３において、シールド・プレート電極２０４の外側にはＰ＋拡散層が形成されているが、ＳＯＩ層の不純物濃度層、もしくは、Ｎ型の不純物拡散層であることが可能である。シールド・プレート電極２０４へ供給される電位は、構造に従って適切なものが選択される。
【００４０】
実施の形態２．
図４は、第２の実施形態における保護回路４００の上面構造を示す平面図である。本形態の保護回路は、隣接するＧＧＮＭＯＳ間に、さらに、素子間シールド・プレート電極を備えている。素子間シールド・プレート電極は、素子間のキャリア注入などの影響を抑制することができる。図４において、４０１は第１の保護素子のシールド・プレート電極、４０２は第２の保護素子のシールド・プレート電極、４０３は第１の素子間シールド・プレート電極、４０４は第２の素子間シールド・プレート電極である。第１及び第２の素子間シールド・プレート電極は所定の電位に固定され、好ましくはグランド電位もしくは電源電位Ｖｃｃが与えられる。特に好ましくは、電源電位Ｖｃｃが与えられる。第１及び第２の素子間シールド・プレート電極は、物理的に連続した電極として形成すること、あるいは、分離された電極として形成することができる。これら２つの電極には、必ずしも同一電位が供給されなくともよい。
【００４１】
図５は、保護回路４００の構造を示す断面図であって、図４における矢視Ｙ−Ｙ‘によって指示されている部分の断面構造を示している。シリコン層３０４には、第１及び第２のシールド・プレート電極４０３、４０４の間に、Ｎ＋拡散層５０１が形成されている。Ｎ＋拡散層５０１とＰ＋拡散層３０８の間であって、第１及び第２の素子間シールド・プレート電極４０３の下は、Ｐ−シリコン層５０２である。第１及び第２の素子間シールド・プレート電極４０３、４０４には、グランド電位または電源電位Ｖｃｃが与えられることが好ましい。Ｎ＋拡散層５０１は、好ましくは、電源電位Ｖｃｃが与えられる。電源電位Ｖｃｃを与えることによって電子を集めることができる。
【００４２】
保護素子の間に２つのシールド・プレート電極を配置し、シールド・プレート電極間のシリコン層に、シリコン層の導電型とは反対導電型の拡散層を形成することによって、他の保護素子がサージ放電時に発生するキャリアのインジェクションを抑制することができる。これによって、素子分離をより効果的に行うことができる。上記素子間分離構造によって、保護素子間のピッチを小さくすることができる。特に、シールド・プレート電極あるいは反対導電型の拡散層に、キャリアを集める電位を与えることによって、キャリア注入の抑制効果をさらに大きくすることができる。
【００４３】
尚、第１及び第２の素子間シールド・プレート電極は、保護素子のシールド・プレート電極と同様のプロセスによって形成することができる。図４は保護素子間に形成された拡散層と素子間シールド・プレート電極を示しているが、拡散層と素子間シールド・プレート電極は、内部回路と保護素子との間を含む、保護素子が形成されている領域の周囲に形成され、保護素子の周囲を囲むことが好ましい。尚、スクライブ線がある場合、スクライブ線側には拡散層と素子間シールド・プレート電極は形成しなくともよい。
【００４４】
内部回路と保護素子間に拡散層と素子間シールド・プレート電極を形成することによって、内部回路と保護素子間の素子分離酸化膜を省くことができ、放熱性を向上する。あるいは、Ｎ＋拡散層を、Ｎウェル内に設けることは効果的である。又、本発明の保護回路構造は、２以上の拡散層、及び各拡散層の両側に配置される素子間シールド・プレート電極を備えることができる。
【００４５】
実施の形態３．
図６は、第３の実施形態における保護回路６００の構成を示す平面図である。本形態の保護回路６００は、複数の保護素子が並列に接続された保護素子群を、複数備えている。６０１は外部パッドであって、本例においては３つの外部接続パッド６０１ａ−ｃが示されている。６０２は複数の保護素子が並列に接続されている保護素子群であって、本例においては３つの保護素子群６０２ａ−ｃが示されている。保護素子群６０２ａ−ｃのそれぞれは、外部接続パッド６０１ａ−ｃのそれぞれに対応し、各保護素子群は、外部接続パッドに接続される内部回路の保護回路、もしくは保護素子として機能する。保護素子群６０２に含まれる保護素子の数は、適宜設計によって決定される。
【００４６】
６０３は保護素子群の間に形成された、保護素子群間シールド・プレート電極である。本例においては、各保護素子群の間に、２つのシールド・プレート電極のペア６０３ａ・ｂ、あるいは６０３ｃ・ｄが形成されている。さらに、保護素子群６０２と内部回路との間に、２つのシールド・プレート電極６０３ｅ・ｆが形成されている。ＳＯＩ層と反対導電型の拡散層と、その拡散層を挟むシールド・プレート電極を備えることによって、隣接する保護素子群からのインジェクションを抑制することができる。又、内部回路と保護素子群との間に拡散層と素子間シールド・プレート電極を形成することによって、電気的分離をより効果的に行うことができる。さらに、内部回路と保護素子群との間の分離酸化物層を省くことができ、放熱性を向上することができる。シールド・プレート電極下部の断面構造は、図５に示された構造と実質的に同様である。
【００４７】
シールド・プレート電極６０３及び電極間拡散層にはスルーホール（不図示）を介して、好ましくはグランド電位、もしくは、さらに好ましくはＶｃｃ電位が供給される。各外部パッド６０１には、実質的に、図２に示した複数の保護素子が並列に接続されている。これによって、各ＭＯＳのソース−ドレイン間電流密度を小さくすることができるので、保護回路における発熱量を小さくすることができる。又、一つの大きなリング・ゲートとシールド・プレート電極を備える保護素子と比較し、複数の保護素子を並列に接続することによって、電流密度の均一性を向上することができる。
【００４８】
図７は、保護素子群６０２の一部構成を示す平面図である。図７において、７０１はリング状のゲート電極、７０２は格子状のシールド・プレート電極である。本例においては、格子状シールド・プレート電極７０２の開口部内にゲート電極７０１が配置される構成が示されている。図７においては、４つのリング・ゲート電極７０１ａ−ｄが例示されている。保護素子群６０２の各保護素子はそれぞれ並列に接続されており、各リング・ゲート電極７０１はアルミ配線層で接続され、グランド電位が供給されている。シールド・プレート電極７０２は、隣接する各素子間において共有されている。シールド・プレート電極７０２は、好ましくはグランド電位が供給される。
【００４９】
ＮＭＯＳ構造において、リング・ゲート電極７０１の内側及び外側のシリコン層には、Ｎ＋拡散層が形成されている。リング・ゲート電極７０１及びシールド・プレート電極７０２の下のシリコン層は、Ｐ−層である。保護素子群６０２の外側のシリコン層には、典型的には、Ｐ＋拡散層が形成される。本形態においては、隣接する保護素子がシールド・プレート電極７０２を共有しているが、各保護素子はそれぞれ異なるシールド・プレート電極を備えることができる。
【００５０】
例えば、図２および図３に示された構造を備える保護素子を、基板上に配列することによって、保護素子群を形成することができる。各保護素子のシールド・プレート電極は、上層のアルミ配線層において接続され、アルミ配線層はグランド配線に接続される。尚、保護回路分離用拡散層と素子間シールド・プレート電極は、内部回路と保護素子群との間を含む、保護素子群が形成されている領域の周囲に形成され、保護素子群の周囲を囲むことが好ましい。これによって、保護素子群の電気的分離をより効果的に行うことができる。
【００５１】
【発明の効果】
本発明は、保護回路の電圧耐量を向上する半導体回路構造を提供することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る保護回路の回路構成を示す回路図である。
【図２】第１の実施形態に係る保護素子の上面構造を示す平面図である。
【図３】第１の実施形態に係る保護素子の断面構造を示す断面図である。
【図４】第２の実施形態に係る保護回路の上面構造を示す平面図である。
【図５】第２の実施形態に係る保護回路の断面構造を示す断面図である。
【図６】第３の実施形態に係る保護回路の上面構造を示す平面図である。
【図７】第３の実施形態に係る保護回路の断面構造を示す平面図である。
【図８】従来の技術における保護素子の断面構造を示す断面図である。
【符号の説明】
１０１ 外部入力パッド、１０２ 内部回路、１０３ 入力保護回路、１０４ ＧＧＮＭＯＳ、２０１ ドレイン領域、２０２ ゲート電極、２０３ ソース領域、２０４ シールド・プレート電極、２０５、２０６、２０７、２０８ コンタクト・ホール、３０１ Ｐシリコン基板、３０２ 埋め込み酸化膜層、３０４ＳＯＩ層、３０５ Ｎ＋ソース拡散層、３０６ Ｎ＋ドレイン拡散層、３０７Ｐ−シリコン領域、３０８ Ｐ＋拡散層、３０９ Ｐ−シリコン領域、４０１第１の保護素子のシールド・プレート電極、４０２ 第２の保護素子のシールド・プレート電極、４０３ 第１の素子間シールド・プレート電極、４０４ 第２の素子間シールド・プレート電極、５０１ Ｎ＋拡散層、５０２ Ｐ−シリコン層、６０１ 外部接続パッド、６０２ 保護素子群、６０３保護素子群間シールド・プレート電極、７０１ リング・ゲート、７０２格子状シールド・プレート電極
【発明の属する技術分野】
本発明は半導体回路装置に関し、特に、ＥＳＤなどから回路を保護する保護素子を備える半導体回路装置に関する。
【０００２】
【従来の技術】
半導体回路装置において、基板上または基板内に形成される複数の素子が電気的に相互干渉を起こさないように、各素子を電気的に分離する必要がある。半導体集積回路に対する高集積化、多機能化、高速化、あるいは低消費電力化の要求は益々厳しいものになり、これまでに様々な素子分離技術が提案されている。最も典型的な素子分離法の一つは、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）構造である。ＬＯＣＯＳ法は、窒化膜をマスクとして基板上の素子間に熱酸化膜を形成することによって、素子分離を行う。このような酸化を行うと、シリコン基板内部に向けて酸化が進み、埋め込み酸化膜（ＬＯＣＯＳ）が形成される。
【０００３】
他の素子分離技術として、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法が知られている。ＳＴＩ法は、シリコンにドライエッチングによって溝を形成し、その中にＳｉＯ２を埋め込んだ後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって溝以外に形成されたＳｉＯ２を除去する。溝のみに平坦酸化膜が埋め込まれた分離構造が形成される。ＳＴＩは、アイソレーション幅をＬＯＣＯＳ構造と比較して小さくすることができるため、デバイスの高密度化に大きく寄与する。
【０００４】
基板そのものを含有するアイソレーション技術としてＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造が知られている。ＳＯＩ構造は、絶縁膜上のシリコン薄膜（ＳＯＩ層）に形成されたデバイスを備えている。バルクＣＭＯＳデバイスは、Ｐ／Ｎ型ＭＯＳトランジスタがウェル層にて分離されるが、ＳＯＩ−ＭＯＳデバイスは、図８に示すように、Ｓｉ支持基板と埋め込み酸化膜にて分離される。ＳＯＩ層の厚みを薄くし、チャネル下のボディ領域が全て空乏化しているものを完全空乏型ＳＯＩ、ボディ領域底部に空乏化されていない領域をもつものを部分空乏型ＳＯＩという。図８は、部分空乏型ＳＯＩの構造の一例を示している。各素子間は、例えば、ＬＯＣＯＳ酸化膜によって分離され、動作領域（ＳＯＩ層）が絶縁体にて完全に分離される構造を備えている。
【０００５】
ＳＯＩ構造は、ラッチアップや寄生接合容量などの問題に対して有効であり、デバイスの高密度化、高速化、あるいは低消費電力化に大きく寄与する。しかし、埋め込み酸化膜によって、引き起こされる問題がある。埋め込み酸化膜は電気的分離を与える一方で、熱の伝播を阻害するため、放熱効果を大きく低下させる。これは、特に電流密度の大きな素子に、無視できない影響を与えうる。
【０００６】
ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）による回路の内部破壊を防止するための保護素子として、ゲートがグランドに接続されたＮＭＯＳ（ＧＧＮＭＯＳ：Ｇａｔｅ Ｇｒｏｕｎｄｅｄ ＮＭＯＳ）が知られている。ＥＳＤは、例えば、半導体回路装置と人もしくは機械などとの接触によって、外部接続パッドと内部回路の間において、パルス上のサージ電圧を発生させる。ＧＧＮＭＯＳは、高電圧がかかると、ソース−ドレイン間のブレーク・ダウンが生じ、外部パッドとグランド配線と間において電流を流すことによって、内部回路のゲート電極にサージ電圧が印加されることを防ぐ。保護素子にはＳＯＩ構造において、埋め込み酸化膜によって熱の伝播が阻害されるため、サージ電流によってＥＳＤ保護素子の温度が大きく上昇し、ＥＳＤ保護素子自身のＥＳＤ耐圧が低下するという問題がある。
【０００７】
このため、ＳＯＩ素子の放熱性問題を解決するための提案がなされている（例えば、特許文献１を参照）。埋め込み酸化膜を貫通するポリシリコン・プラグを基板上に形成し、ＭＯＳＦＥＴデバイス領域と反対極性のシリコン基板とを連結する。ポリシリコン・プラグは、ＭＯＳＦＥＴデバイスのソースもしくはドレインと接触しており、ポジティブもしくはネガティブのＥＳＤを伝播する機能を備えている。同時に、ポリシリコン・プラグは熱を伝播する機能を備えており、素子の熱破壊を防止することができる。しかし、このような構造は製造プロセスを複雑とする問題がある。
【０００８】
一方、素子の電気的な分離を行うための技術として、シールド・プレート素子分離法が知られている（例えば、特許文献２を参照）。この技術は、半導体基板上の素子領域の間に酸化膜とシールド・プレート電極を設ける。シールド・プレート電極は、例えば、素子を囲むように形成することができる。シールド・プレートに逆バイアス電圧を印加することによって空乏層がシールド・プレート電極によって囲まれた領域外に伸長することを防止し、素子間の電気的な分離を実現する。
【０００９】
しかし、このようなシールド・プレート電極が、ＳＯＩ基板（もしくはＳＯＩ素子）における熱問題との観点から検討されたことはない。特に、入力保護用の素子における熱破壊の問題とシールド・プレート電極とを関連付ける検討は一切なされていない。又、上記参照文献は、シールド・プレート電極と交差する直線状のゲート電極を備えているが、この交差部はＥＳＤにおいて大きな問題となる可能性が高い。あるいは、外部端子に接続される拡散層がシールド・プレート電極で分離されるため、放電経路断面積が小さく、ＥＳＤ耐量が小さい。
【００１０】
尚、保護素子として使用されるトランジスタにおいて、電流分布を均一化するために、ワッフル型のパターン・レイアウトを備えるゲート電極構造が提案されている（例えば、特許文献３を参照）。ワッフル型のパターンのゲート電極によって、ソース−ドレイン間を流れるブレーク・ダウン電流の電流密度が均一化されるため、保護素子の静電破壊強度を向上することができる。しかし、このようなゲート電極構造と、保護素子の熱による静電耐圧の低下との問題について、これまで全く検討がなされていない。
【００１１】
【特許文献１】
ＵＳＰ６３５２８８２号公報
【００１２】
【特許文献２】
特開平１１−１２６８９９号公報
【００１３】
【特許文献３】
特開平６−１１２４８２号公報
【００１４】
【発明が解決しようとする課題】
本発明は上記従来技術に鑑みてなされたものであって、本発明の一つの目的は、保護回路の耐圧を向上することができる、半導体素子構造を提供することである。
【００１５】
【課題を解決するための手段】
本発明の第１の態様は、高電圧から回路を保護する保護回路を備える半導体回路装置であって、前記保護回路は、第１の電位が与えられるリング・ゲートと、前記リング・ゲートの内側に形成された第１の不純物拡散層と、前記リング・ゲートの外側に形成された第２の不純物拡散層と、前記第２の不純物拡散層を囲むように形成され、第２の電位が与えられるシールド電極と、を備え、前記第１及び第２の不純物拡散層の一方は保護すべき回路に接続され、他方は前記第１の電位が与えられるものである。この構成を有することによって、保護回路の電圧耐量を改善することができる。
【００１６】
上記第１の態様において、前記第１の電位はグランド電位であり、前記第２の電位はグランド電位もしくは電源電位であることが好ましい。あるいは、前記第１の電位は電源電位であり、前記第２の電位はグランド電位もしくは電源電位であることが好ましい。これにより、効果的に素子分離を行うことができる。
【００１７】
上記第１の態様の半導体回路装置は、前記第１及び第２の不純物拡散層より下の層に、絶縁層が形成されている回路に適用することが好ましい。この構成を有することにより、シリコン層より下層に酸化膜を備える半導体回路装置の保護回路を改善することができる。
上記第１の態様において、前記シールド電極の外側に、前記第２の不純物拡散層と反対導電型の拡散層が形成されていることが好ましい。これにより、効果的に素子分離を行うことができる。
【００１８】
上記第１の態様において、さらに、前記保護回路の請求項１に記載された構成要素と同一の構成要素を含む他の保護回路を備え、前記保護回路と前記他の保護回路との間には、電気的分離のための絶縁物層が形成されていないことが好ましい。これにより、保護回路からの熱伝播を改善することができる。
【００１９】
上記第１の態様において、さらに、前記保護回路の請求項１に記載された構成要素と同一の構成要素を含む他の保護回路と、前記保護回路と前記他の保護回路との間に形成された、第１の回路間シールド電極、及び第２の回路間シールド電極と、前記第１の回路間シールド電極と前記第２の回路間シールド電極の間のシリコン層に形成された、前記シリコン層と反対導電型の拡散層と、を備えることが好ましい。この構成を有することによって、保護回路間の電気的分離を改善することができる。
【００２０】
さらに、前記保護回路と他の保護回路とは、外部パッドと内部回路との間に接続されており、さらに、前記内部回路と前記保護回路との間、及び、前記内部回路と前記他の保護回路との間において、２つの回路間シールド電極と、前記２つの回路間シールド電極の間のシリコン層に形成された前記シリコン層と反対導電型の拡散層と、を備える、ことが好ましい。これにより、内部回路と保護回路との分離を改善することができる。あるいは、前記第１及び第２の回路間シールド電極には、前記保護回路と他の保護回路間のインジェクションを引き起こすキャリアを集めるように電位が与えられていることが好ましい。さらに、前記シリコン層と反対の導電型の拡散層には、前記保護回路と他の保護回路間のインジェクションを引き起こすキャリアを集めるように電位が与えられていることが好ましい。この構成を有することによって、回路間の分離を改善することができる。
【００２１】
上記第１の態様において、前記保護回路は、並列に接続された複数の回路要素を備え、前記複数の回路要素のそれぞれは、第１の電位が与えられるリング・ゲートと、前記リング・ゲートの内側に形成された第１の不純物拡散層と、前記リング・ゲートの外側に形成された第２の不純物拡散層と、前記第２の不純物拡散層を囲むように形成され、第２の電位が与えられるシールド電極と、を備え、前記第１及び第２の不純物拡散層の一方は保護すべき回路に接続され、他方は前記第１の電位が与えられることが好ましい。この構成を有することによって、保護回路の電圧耐量を改善することができる。さらに、前記シールド電極は、隣接する回路要素間で共有されていることができる。
【００２２】
本発明の第２の態様は、高電圧から回路を保護する複数の保護回路を備える半導体回路装置であって、第１の保護回路と、前記第１の保護回路と異なる第２の保護回路と、前記第１の保護回路と前記第２の保護回路との間に素子分離絶縁膜を形成することなく、前記第１の保護回路と前記第２の保護回路との間に形成された素子分離のためのシールド電極と、を備えるものである。この構成を有することによって、保護回路の放熱性を改善することができ、電圧耐量を改善する。
上記第２の態様において、前記半導体回路装置は、外部パッドと内部回路とを備え、前記第１の保護回路と前記内部回路との間にシールド電極が形成されていることが好ましい。これによって、保護回路の素子分離を改善することができる。
【００２３】
【発明の実施の形態】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能であろう。又、各図において同一の符号を付されたものは、実質的に同様の構成要素を示すものであり、説明の明確化のため、必要とされない説明が省略される。
【００２４】
実施の形態１．
図１は、本発明を適用可能な回路構成を示す回路図である。本発明の半導体素子構造もしくは半導体回路構造は、ＭＭＯＳもしくはＰＭＯＳによって形成された、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）入力保護回路もしくはＥＳＤ入力保護素子に好適である。以下の説明において、ＮＭＯＳ構造を例として本発明の実施形態が説明されるが、本発明はＰＭＯＳ構造にも適用することが可能である。ＰＭＯＳ構造は、基本的に、以下の説明における半導体層の導電型と逆の導電型となる構成を備える。又、以下の説明において接続とは、電気的に接続されていれば十分であり、物理的に直接接続されることは要求されない。
【００２５】
又、外部入力パッドと内部回路との間の入力保護回路を例として、以下に本実施の形態の説明がなされるが、本発明は、パッド−内部回路間のＥＳＤ保護のための保護回路に限らず、電源とグランド間に挿入される電源保護素子など、他の領域もしくは他の態様において使用される保護回路もしくは保護素子に適用することが可能であることは、当業者にとって自明なことであろう。以下において、説明の明確のため、素子もしくは回路の用語を使用するが、回路の概念は複数の素子、もしくは他の素子と電気的に接続されている素子を含む。同様に、素子は複数の素子から構成されうる。同一の要素が、素子であり回路でありうる。
【００２６】
図１は、パッドと内部回路の入力部との間に接続された入力保護回路の回路構成を示している。図１において、１０１は外部からの信号が入力される外部入力パッド、１０２は半導体回路装置の内部回路、１０３は内部回路と並列に接続されている入力保護回路である。本例の内部回路１０２は、入力回路部としてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータ回路を備えている。
【００２７】
入力保護回路１０３は、入力保護素子としてのＧＧ（Ｇａｔｅ Ｇｒｏｕｎｄｅｄ）ＮＭＯＳ１０４を備えている。ＧＧＮＭＯＳ１０４は、ゲートとソース（ドレイン）がグランド配線に接続され、ドレイン（ソース）が外部入力パッド１０１と内部回路１０２とを接続する配線に接続されている。ドレインは、例えば、抵抗を介して外部入力パッド１０１に接続することができる。又、グランド電位は低電位として与えられるものであって、電位値は設計によって適切なものが決定される。ＧＧＮＭＯＳ１０４は、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）による高電圧がかかると、ソース（エミッタ）−基板（ベース）−ドレイン（コレクタ）からなる寄生バイポーラトランジスタがＯＮし、外部パッド１０１とグランド配線と間において電流を流す。これによって、内部回路１０２のゲート電極にサージ電圧が印加されることを防ぐことができる。尚、ＰＭＯＳ構造によって保護素子を形成する場合、ソース（ドレイン）とゲートには電源電位Ｖｃｃが供給され、ドレイン（ソース）は外部入力パッドに接続される。
【００２８】
図２は、本形態における入力保護素子としてのＧＧＮＭＯＳ１０４の上面構造を示す平面図である。図２において、２０１はドレイン（あるいはソース）領域、２０２はゲート電極、２０３はソース（あるいはドレイン）領域、２０４はシールド・プレート電極である。以下において、２０１はドレイン領域、２０３はソース領域として説明される。電極とシリコン層の間、及び各要素の上には絶縁膜（不図示）が形成される。
【００２９】
ドレイン領域２０１の絶縁膜には、外部パッド１０１との接続を提供するための複数のコンタクト・ホール２０５が形成されている。このコンタクト・ホール２０５を介して、ＧＧＮＭＯＳ１０４のドレインが、外部パッド１０１と内部回路１０２に接続される。ソース領域２０３の絶縁膜には、ＧＧＮＭＯＳ１０４のソースとグランドとの接続を提供するための複数のコンタクト・ホール２０６が形成されている。スルーホールを介した接続は、典型的には、アルミ配線層によって行うことができる。
【００３０】
ゲート電極２０２上の絶縁膜には、ゲート電極２０２とグランドとの接続を提供するためのコンタクト・ホール２０７が形成されている。シールド・プレート電極２０４上の絶縁膜にはシールド・プレート電極２０４とグランドもしくは電源配線との接続を提供するためのコンタクト・ホール２０８が形成されている。シールド・プレート電極２０４は、グランドもしくはＶｃｃに接続することができる。回路構造をより単純化したものとするためには、シールド・プレート電極２０４は、グランドに接続されることが好ましい。シールド・プレート電極２０４は、所定の電位に固定されることによって、各素子間の電気的分離を提供することができる。
【００３１】
ゲート電極２０２はリング状に形成されている。リング・ゲート電極２０２の内部にドレインが形成され、リング・ゲート電極２０２の外部にソースが形成されている。本例のゲート電極２０２は、実質的に矩形状に形成され、各コーナが面取りされている。コーナの面取りを行うことによって、コーナにおけるソース−ドレイン間の電流密度の不均一を抑制することができる。ゲート電極２０２は、好ましくは、８角形以上の多角形、もしくは円状に形成される。これにより、ソース−ドレイン間の電流密度をより均一化することができる。
【００３２】
リング・ゲート電極２０２のゲート長Ｌは、保護素子として最適なＬが選択される。スルーホール２０７は、グランドに接続されるソース側に突出した、ゲート電極２０２の突出部上に形成されている。ゲート電極２０２とソースは、共にグランドに接続されるため、スルーホール２０７がゲート電極２０２を突き抜けた場合の問題を防ぐことができる。
【００３３】
シールド・プレート電極２０４はリング状に形成されており、ＭＯＳ構造の周囲を囲んでいる。つまり、シールド・プレート電極２０４は、ドレイン（ソース）領域２０１、ゲート電極２０２、及びソース（ドレイン）領域２０３を囲んでいる。シールド・プレート電極２０４とゲート電極２０２との間にソース（ドレイン）領域２０３が形成されている。シールド・プレート電極２０４の電極長Ｌは、ゲート電極２０２よりも大きく設定することができる。本形態のＧＧＮＭＯＳ構造は、様々なプロセスによって製造することができる。例えば、シールド・プレート電極２０４とゲート電極２０２とを同一のポリシリコン形成工程において、あるいは異なるポリシリコン形成工程によって形成することができる。
【００３４】
ゲート絶縁膜とシールド・プレート電極下の絶縁膜の厚さが異なるように、ＧＧＮＭＯＳ構造を形成することができる。第１の絶縁膜を基板全面に形成し、シールド・プレート電極をその上に形成する。シールド・プレート電極をパターニングした後に、第１の絶縁膜を除去する。その後、全面にゲート絶縁膜を形成し、ＭＯＳＦＥＴのゲート電極を形成する。この場合、シールド・プレート電極下の絶縁膜厚さを、ゲート絶縁膜と独立に設定することができ、設計のフレキシビリティが向上する。この逆に、先にゲート絶縁膜、ゲート電極を形成し、その後、シールド・プレート電極絶縁膜とシールド・プレート電極を形成してもよい。
【００３５】
図３は、ＧＧＮＭＯＳ１０４の構造を示す断面図であって、図２における矢視Ｘ−Ｘ‘間の断面構造を示している。説明の明確化のため、基板上のゲート酸化膜、層間絶縁膜あるいは金属配線層などの一部構成が省略され、あるいは簡略化された構造が示されている。図３において、３０１はＰシリコン基板、３０２は埋め込み酸化膜層、３０４はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層である。ＳＯＩ層３０４（以下、シリコン層）には、予め不純物注入がなされており、比較的低濃度のＰ−層となっている。
【００３６】
シリコン層３０４には、Ｎ＋ソース拡散層３０５及びＮ＋ドレイン拡散層３０６が形成されている。ゲート電極２０２の内側のシリコン層にＮ＋ソース拡散層３０５が形成され、外側のシリコン層にＮ＋ドレイン拡散層３０６が形成されている。Ｎ＋ソース拡散層３０５及びＮ＋ドレイン拡散層３０６の間であって、ゲート電極２０２の下には、Ｎチャネルが形成されるＰ−シリコン領域３０７がある。さらに、シリコン層３０４は、シールド・プレート電極２４０の外側に、Ｐ＋拡散層３０８が形成されている。Ｐ＋拡散層３０８とＮ＋ソース拡散層３０５の間であって、シールド・プレート電極２４０の下は、Ｐ−シリコン領域３０９である。本形態のＧＧＮＭＯＳ１０４の構造は、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化物層やＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）酸化物層によって、素子を分離していない。
【００３７】
本形態の保護回路は、素子間の電気分離を、素子の周囲を囲い、所定電位に固定されたシールド・プレート電極２４０によって行う。シールド・プレート電極２４０は、好ましくは、グランド電位もしくは電源電位Ｖｃｃが与えられる。この構造において、埋め込み酸化膜３０２の上層において、素子間に電気的分離を行うための酸化物層が形成されていないため、ＧＧＮＭＯＳ１０４からの熱伝播を効果的に行うことができ、高い放熱効果を実現することができる。これにより、ＧＧＮＭＯＳ１０４のＥＳＤ耐量を向上することができる。さらに、ＧＧＮＭＯＳ１０４はリング状のゲート電極２０２を備えており、ソース−ドレイン間の電流密度低下することによって、素子の発熱を抑制することができる。このように、リング・ゲート電極とリング状のシールド・プレート電極を併せ持つことによって、ＧＧＮＭＯＳ１０４の熱によるＥＳＤ耐量の低下を効果的に抑えることができる。
【００３８】
図３は、埋め込み酸化物層が拡散領域の直下に形成され、チャネル下のボディ領域が全て空乏化される完全空乏型ＳＯＩ−ＭＯＳの例を示している。本発明は、完全空乏型ＳＯＩ構造に限らず、部分空乏型ＳＯＩ構造、あるいはＳＯＩ構造とは異なる、いわゆるバルク構造の半導体回路装置にも適用することができる。これら構成において、保護素子を構成する拡散層側面（基板表面に平行な方向）に素子分離酸化物層が必要とされないため、保護素子の放熱性を向上することができる。
【００３９】
尚、熱伝播の観点から、本発明は、ＳＯＩ構造、特に完全空乏型ＳＯＩ−ＭＯＳにおいて大きな効果を奏し、これら構造に適用することが特に好ましい。尚、図３において、シールド・プレート電極２０４の外側にはＰ＋拡散層が形成されているが、ＳＯＩ層の不純物濃度層、もしくは、Ｎ型の不純物拡散層であることが可能である。シールド・プレート電極２０４へ供給される電位は、構造に従って適切なものが選択される。
【００４０】
実施の形態２．
図４は、第２の実施形態における保護回路４００の上面構造を示す平面図である。本形態の保護回路は、隣接するＧＧＮＭＯＳ間に、さらに、素子間シールド・プレート電極を備えている。素子間シールド・プレート電極は、素子間のキャリア注入などの影響を抑制することができる。図４において、４０１は第１の保護素子のシールド・プレート電極、４０２は第２の保護素子のシールド・プレート電極、４０３は第１の素子間シールド・プレート電極、４０４は第２の素子間シールド・プレート電極である。第１及び第２の素子間シールド・プレート電極は所定の電位に固定され、好ましくはグランド電位もしくは電源電位Ｖｃｃが与えられる。特に好ましくは、電源電位Ｖｃｃが与えられる。第１及び第２の素子間シールド・プレート電極は、物理的に連続した電極として形成すること、あるいは、分離された電極として形成することができる。これら２つの電極には、必ずしも同一電位が供給されなくともよい。
【００４１】
図５は、保護回路４００の構造を示す断面図であって、図４における矢視Ｙ−Ｙ‘によって指示されている部分の断面構造を示している。シリコン層３０４には、第１及び第２のシールド・プレート電極４０３、４０４の間に、Ｎ＋拡散層５０１が形成されている。Ｎ＋拡散層５０１とＰ＋拡散層３０８の間であって、第１及び第２の素子間シールド・プレート電極４０３の下は、Ｐ−シリコン層５０２である。第１及び第２の素子間シールド・プレート電極４０３、４０４には、グランド電位または電源電位Ｖｃｃが与えられることが好ましい。Ｎ＋拡散層５０１は、好ましくは、電源電位Ｖｃｃが与えられる。電源電位Ｖｃｃを与えることによって電子を集めることができる。
【００４２】
保護素子の間に２つのシールド・プレート電極を配置し、シールド・プレート電極間のシリコン層に、シリコン層の導電型とは反対導電型の拡散層を形成することによって、他の保護素子がサージ放電時に発生するキャリアのインジェクションを抑制することができる。これによって、素子分離をより効果的に行うことができる。上記素子間分離構造によって、保護素子間のピッチを小さくすることができる。特に、シールド・プレート電極あるいは反対導電型の拡散層に、キャリアを集める電位を与えることによって、キャリア注入の抑制効果をさらに大きくすることができる。
【００４３】
尚、第１及び第２の素子間シールド・プレート電極は、保護素子のシールド・プレート電極と同様のプロセスによって形成することができる。図４は保護素子間に形成された拡散層と素子間シールド・プレート電極を示しているが、拡散層と素子間シールド・プレート電極は、内部回路と保護素子との間を含む、保護素子が形成されている領域の周囲に形成され、保護素子の周囲を囲むことが好ましい。尚、スクライブ線がある場合、スクライブ線側には拡散層と素子間シールド・プレート電極は形成しなくともよい。
【００４４】
内部回路と保護素子間に拡散層と素子間シールド・プレート電極を形成することによって、内部回路と保護素子間の素子分離酸化膜を省くことができ、放熱性を向上する。あるいは、Ｎ＋拡散層を、Ｎウェル内に設けることは効果的である。又、本発明の保護回路構造は、２以上の拡散層、及び各拡散層の両側に配置される素子間シールド・プレート電極を備えることができる。
【００４５】
実施の形態３．
図６は、第３の実施形態における保護回路６００の構成を示す平面図である。本形態の保護回路６００は、複数の保護素子が並列に接続された保護素子群を、複数備えている。６０１は外部パッドであって、本例においては３つの外部接続パッド６０１ａ−ｃが示されている。６０２は複数の保護素子が並列に接続されている保護素子群であって、本例においては３つの保護素子群６０２ａ−ｃが示されている。保護素子群６０２ａ−ｃのそれぞれは、外部接続パッド６０１ａ−ｃのそれぞれに対応し、各保護素子群は、外部接続パッドに接続される内部回路の保護回路、もしくは保護素子として機能する。保護素子群６０２に含まれる保護素子の数は、適宜設計によって決定される。
【００４６】
６０３は保護素子群の間に形成された、保護素子群間シールド・プレート電極である。本例においては、各保護素子群の間に、２つのシールド・プレート電極のペア６０３ａ・ｂ、あるいは６０３ｃ・ｄが形成されている。さらに、保護素子群６０２と内部回路との間に、２つのシールド・プレート電極６０３ｅ・ｆが形成されている。ＳＯＩ層と反対導電型の拡散層と、その拡散層を挟むシールド・プレート電極を備えることによって、隣接する保護素子群からのインジェクションを抑制することができる。又、内部回路と保護素子群との間に拡散層と素子間シールド・プレート電極を形成することによって、電気的分離をより効果的に行うことができる。さらに、内部回路と保護素子群との間の分離酸化物層を省くことができ、放熱性を向上することができる。シールド・プレート電極下部の断面構造は、図５に示された構造と実質的に同様である。
【００４７】
シールド・プレート電極６０３及び電極間拡散層にはスルーホール（不図示）を介して、好ましくはグランド電位、もしくは、さらに好ましくはＶｃｃ電位が供給される。各外部パッド６０１には、実質的に、図２に示した複数の保護素子が並列に接続されている。これによって、各ＭＯＳのソース−ドレイン間電流密度を小さくすることができるので、保護回路における発熱量を小さくすることができる。又、一つの大きなリング・ゲートとシールド・プレート電極を備える保護素子と比較し、複数の保護素子を並列に接続することによって、電流密度の均一性を向上することができる。
【００４８】
図７は、保護素子群６０２の一部構成を示す平面図である。図７において、７０１はリング状のゲート電極、７０２は格子状のシールド・プレート電極である。本例においては、格子状シールド・プレート電極７０２の開口部内にゲート電極７０１が配置される構成が示されている。図７においては、４つのリング・ゲート電極７０１ａ−ｄが例示されている。保護素子群６０２の各保護素子はそれぞれ並列に接続されており、各リング・ゲート電極７０１はアルミ配線層で接続され、グランド電位が供給されている。シールド・プレート電極７０２は、隣接する各素子間において共有されている。シールド・プレート電極７０２は、好ましくはグランド電位が供給される。
【００４９】
ＮＭＯＳ構造において、リング・ゲート電極７０１の内側及び外側のシリコン層には、Ｎ＋拡散層が形成されている。リング・ゲート電極７０１及びシールド・プレート電極７０２の下のシリコン層は、Ｐ−層である。保護素子群６０２の外側のシリコン層には、典型的には、Ｐ＋拡散層が形成される。本形態においては、隣接する保護素子がシールド・プレート電極７０２を共有しているが、各保護素子はそれぞれ異なるシールド・プレート電極を備えることができる。
【００５０】
例えば、図２および図３に示された構造を備える保護素子を、基板上に配列することによって、保護素子群を形成することができる。各保護素子のシールド・プレート電極は、上層のアルミ配線層において接続され、アルミ配線層はグランド配線に接続される。尚、保護回路分離用拡散層と素子間シールド・プレート電極は、内部回路と保護素子群との間を含む、保護素子群が形成されている領域の周囲に形成され、保護素子群の周囲を囲むことが好ましい。これによって、保護素子群の電気的分離をより効果的に行うことができる。
【００５１】
【発明の効果】
本発明は、保護回路の電圧耐量を向上する半導体回路構造を提供することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る保護回路の回路構成を示す回路図である。
【図２】第１の実施形態に係る保護素子の上面構造を示す平面図である。
【図３】第１の実施形態に係る保護素子の断面構造を示す断面図である。
【図４】第２の実施形態に係る保護回路の上面構造を示す平面図である。
【図５】第２の実施形態に係る保護回路の断面構造を示す断面図である。
【図６】第３の実施形態に係る保護回路の上面構造を示す平面図である。
【図７】第３の実施形態に係る保護回路の断面構造を示す平面図である。
【図８】従来の技術における保護素子の断面構造を示す断面図である。
【符号の説明】
１０１ 外部入力パッド、１０２ 内部回路、１０３ 入力保護回路、１０４ ＧＧＮＭＯＳ、２０１ ドレイン領域、２０２ ゲート電極、２０３ ソース領域、２０４ シールド・プレート電極、２０５、２０６、２０７、２０８ コンタクト・ホール、３０１ Ｐシリコン基板、３０２ 埋め込み酸化膜層、３０４ＳＯＩ層、３０５ Ｎ＋ソース拡散層、３０６ Ｎ＋ドレイン拡散層、３０７Ｐ−シリコン領域、３０８ Ｐ＋拡散層、３０９ Ｐ−シリコン領域、４０１第１の保護素子のシールド・プレート電極、４０２ 第２の保護素子のシールド・プレート電極、４０３ 第１の素子間シールド・プレート電極、４０４ 第２の素子間シールド・プレート電極、５０１ Ｎ＋拡散層、５０２ Ｐ−シリコン層、６０１ 外部接続パッド、６０２ 保護素子群、６０３保護素子群間シールド・プレート電極、７０１ リング・ゲート、７０２格子状シールド・プレート電極
Claims (14)
- 保護回路を備える半導体回路装置であって、前記保護回路は、
第１の電位が与えられるリング・ゲートと、
前記リング・ゲートの内側に形成された第１の不純物拡散層と、
前記リング・ゲートの外側に形成された第２の不純物拡散層と、
前記第２の不純物拡散層を囲むように形成され、第２の電位が与えられるシールド電極と、を備え、
前記第１及び第２の不純物拡散層の一方は保護すべき回路に接続され、他方は前記第１の電位が与えられる、半導体回路装置。 - 前記第１の電位はグランド電位であり、前記第２の電位はグランド電位もしくは電源電位である、請求項１に記載の半導体回路装置。
- 前記第１の電位は電源電位であり、前記第２の電位はグランド電位もしくは電源電位である、請求項１に記載の半導体回路装置。
- 前記第１及び第２の不純物拡散層より下の層に、絶縁層が形成されている、請求項１に記載の半導体回路装置。
- 前記シールド電極の外側に、前記第２の不純物拡散層と反対導電型の拡散層が形成されている、請求項１に記載の半導体回路装置。
- さらに、前記保護回路の請求項１に記載された構成要素と同一の構成要素を含む他の保護回路を備え、
前記保護回路と前記他の保護回路との間には、電気的分離のための絶縁物層が形成されていない、請求項１に記載の半導体回路装置。 - さらに、前記保護回路の請求項１に記載された構成要素と同一の構成要素を含む他の保護回路と、
前記保護回路と前記他の保護回路との間に形成された、第１の回路間シールド電極、及び第２の回路間シールド電極と、
前記第１の回路間シールド電極と前記第２の回路間シールド電極の間のシリコン層に形成された、前記シリコン層と反対導電型の拡散層と、
を備える、請求項１に記載の半導体回路装置。 - 前記保護回路と他の保護回路とは、外部パッドと内部回路との間に接続されており、
さらに、前記内部回路と前記保護回路との間、及び、前記内部回路と前記他の保護回路との間において、２つの回路間シールド電極と、前記２つの回路間シールド電極の間のシリコン層に形成された前記シリコン層と反対導電型の拡散層と、を備える、請求項７に記載の半導体回路装置。 - 前記第１及び第２の回路間シールド電極には、前記保護回路と他の保護回路間のインジェクションを引き起こすキャリアを集めるように電位が与えられている、請求項７記載の半導体回路装置。
- 前記シリコン層と反対の導電型の拡散層には、前記保護回路と他の保護回路間のインジェクションを引き起こすキャリアを集めるように電位が与えられている、請求項９に記載の半導体回路装置。
- 前記保護回路は、並列に接続された複数の回路要素を備え、
前記複数の回路要素のそれぞれは、
第１の電位が与えられるリング・ゲートと、
前記リング・ゲートの内側に形成された第１の不純物拡散層と、
前記リング・ゲートの外側に形成された第２の不純物拡散層と、
前記第２の不純物拡散層を囲むように形成され、第２の電位が与えられるシールド電極と、を備え、
前記第１及び第２の不純物拡散層の一方は保護すべき回路に接続され、他方は前記第１の電位が与えられる、請求項１に記載の半導体回路装置。 - 前記シールド電極は、隣接する回路要素間で共有されている、請求項１１に記載の半導体回路装置。
- 複数の保護回路を備える半導体回路装置であって、
第１の保護回路と、
前記第１の保護回路と異なる第２の保護回路と、
前記第１の保護回路と前記第２の保護回路との間に素子分離絶縁膜を形成することなく、前記第１の保護回路と前記第２の保護回路との間に形成された素子分離のためのシールド電極と、
を備える半導体回路装置。 - 前記半導体回路装置は外部パッドと内部回路とを備え、前記第１の保護回路と前記内部回路との間にシールド電極が形成されている、請求項１３に記載の半導体回路装置。
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2004
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Patent Citations (1)
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