JPH06112482A - Ｍｏｓトランジスタとその製造方法 - Google Patents
Ｍｏｓトランジスタとその製造方法Info
- Publication number
- JPH06112482A JPH06112482A JP25837392A JP25837392A JPH06112482A JP H06112482 A JPH06112482 A JP H06112482A JP 25837392 A JP25837392 A JP 25837392A JP 25837392 A JP25837392 A JP 25837392A JP H06112482 A JPH06112482 A JP H06112482A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- mos transistor
- substrate
- film
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 電流分布を均一化するというワッフル型のパ
ターンレイアウトの特徴を生かして、パターン面積の小
さい入力保護用のＭＯＳトランジスタを提供する。 【構成】 ポリシリコン層等からなる複数のバーを横方
向と縦方向に等間隔で且つ平行に配設し、横方向のバー
と縦方向のバーとが交叉した格子状のゲート（Ｇ）を有
し、ゲート（Ｇ）で囲まれた複数の拡散層がすべてドレ
イン（D1)〜(D10)になっており、ゲート（Ｇ）は、埋め
込みコンタクト（BC)によって、その下方に形成された
ソース（Ｓ）と直接接続される。
ターンレイアウトの特徴を生かして、パターン面積の小
さい入力保護用のＭＯＳトランジスタを提供する。 【構成】 ポリシリコン層等からなる複数のバーを横方
向と縦方向に等間隔で且つ平行に配設し、横方向のバー
と縦方向のバーとが交叉した格子状のゲート（Ｇ）を有
し、ゲート（Ｇ）で囲まれた複数の拡散層がすべてドレ
イン（D1)〜(D10)になっており、ゲート（Ｇ）は、埋め
込みコンタクト（BC)によって、その下方に形成された
ソース（Ｓ）と直接接続される。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタと
その製造方法に関し、特に入力保護回路に用いるのに適
したＭＯＳトランジスタとその製造方法に関する。
その製造方法に関し、特に入力保護回路に用いるのに適
したＭＯＳトランジスタとその製造方法に関する。
【０００２】
【従来の技術】近年の半導体集積回路に使用されるＭＯ
Ｓトランジスタは、素子寸法を微細化するためにＬＤＤ
（Lightly Doped Drain）構造が採用されている。し
かし、このような構造のＭＯＳトランジスタで入力保護
用トランジスタや出力トランジスタを形成すると、静電
破壊に弱いという問題があった。そこで、従来のラダー
型（Ladder 型）と呼ばれるパターンレイアウトの出力
トランジスタに代えて、ワッフル型（Waffle 型）と呼
ばれるパターンレイアウトを有する出力トランジスタが
提案された。ワッフル型のトランジスタについては、次
の文献に詳しく記載されている。１９８９ ＥＳＤ／Ｅ
ＯＳ ＳＹＭＰＯＳＩＵＭ ＰＲＯＣＥＥＤＩＮＧ．
（１７５頁〜１８１頁）「Ａ ”ＷＡＦＦＬＥ ＬＡＹ
ＡＯＵＴＴＥＣＨＮＩＱＵＥ ＳＴＲＥＮＧＴＨＥＮＳ
ＴＨＥ ＥＳＤ ＨＡＲＤＮＥＳＳ ＯＦ ＴＨＥ
ＮＭＯＳ ＯＵＴＰＵＴ ＴＲＮＳＩＳＩＴＯＲ」この
ワッフル型の出力トランジスタのパターンレイアウト例
を図８に示す。また、比較のためにラダー型の出力トラ
ンジスタのパターンレイアウト例を図９に示す。ワッフ
ル型のパターンレイアウトは、ポリシリコン層等からな
る複数のバーを横方向と縦方向に等間隔で且つ平行に配
設し、横方向のバーと縦方向のバーとが交叉した格子状
のゲート（Ｇ）を有し、ゲート（Ｇ）で囲まれた複数の
拡散層がそれぞれソース（Ｓ1)〜（Ｓ10)，ドレイン
（Ｄ1）〜（Ｄ10）になっている。内部のドレイン、例
えばドレイン（Ｄ6)は、４つの等価なソース（Ｓ4),(Ｓ
5),(Ｓ6),(Ｓ8)に囲まれている。ソース（Ｓ1)〜（Ｓ1
0)は、その中央に形成された拡散コンタクトを介して、
Ａｌ配線によって互いに接続されている。またドレイン
（Ｄ1）〜（Ｄ10）は、同様にその中央に形成された拡
散コンタクトを介して、Ａｌ配線によって互いに接続さ
れている。なお、ドレイン（Ｄ1）〜（Ｄ10）とソース
（Ｓ1)〜（Ｓ10)のコーナー部分は、小さい正三角形の
ゲートポリシリコンを置くことによって面取りされてい
る。
Ｓトランジスタは、素子寸法を微細化するためにＬＤＤ
（Lightly Doped Drain）構造が採用されている。し
かし、このような構造のＭＯＳトランジスタで入力保護
用トランジスタや出力トランジスタを形成すると、静電
破壊に弱いという問題があった。そこで、従来のラダー
型（Ladder 型）と呼ばれるパターンレイアウトの出力
トランジスタに代えて、ワッフル型（Waffle 型）と呼
ばれるパターンレイアウトを有する出力トランジスタが
提案された。ワッフル型のトランジスタについては、次
の文献に詳しく記載されている。１９８９ ＥＳＤ／Ｅ
ＯＳ ＳＹＭＰＯＳＩＵＭ ＰＲＯＣＥＥＤＩＮＧ．
（１７５頁〜１８１頁）「Ａ ”ＷＡＦＦＬＥ ＬＡＹ
ＡＯＵＴＴＥＣＨＮＩＱＵＥ ＳＴＲＥＮＧＴＨＥＮＳ
ＴＨＥ ＥＳＤ ＨＡＲＤＮＥＳＳ ＯＦ ＴＨＥ
ＮＭＯＳ ＯＵＴＰＵＴ ＴＲＮＳＩＳＩＴＯＲ」この
ワッフル型の出力トランジスタのパターンレイアウト例
を図８に示す。また、比較のためにラダー型の出力トラ
ンジスタのパターンレイアウト例を図９に示す。ワッフ
ル型のパターンレイアウトは、ポリシリコン層等からな
る複数のバーを横方向と縦方向に等間隔で且つ平行に配
設し、横方向のバーと縦方向のバーとが交叉した格子状
のゲート（Ｇ）を有し、ゲート（Ｇ）で囲まれた複数の
拡散層がそれぞれソース（Ｓ1)〜（Ｓ10)，ドレイン
（Ｄ1）〜（Ｄ10）になっている。内部のドレイン、例
えばドレイン（Ｄ6)は、４つの等価なソース（Ｓ4),(Ｓ
5),(Ｓ6),(Ｓ8)に囲まれている。ソース（Ｓ1)〜（Ｓ1
0)は、その中央に形成された拡散コンタクトを介して、
Ａｌ配線によって互いに接続されている。またドレイン
（Ｄ1）〜（Ｄ10）は、同様にその中央に形成された拡
散コンタクトを介して、Ａｌ配線によって互いに接続さ
れている。なお、ドレイン（Ｄ1）〜（Ｄ10）とソース
（Ｓ1)〜（Ｓ10)のコーナー部分は、小さい正三角形の
ゲートポリシリコンを置くことによって面取りされてい
る。
【０００３】ラダ−型のパターンレイアウトは、ポリシ
リコン層等からなる複数のバーを縦方向に配設したゲー
ト（Ｇ）を有しており、ゲート（Ｇ）で囲まれた拡散層
が交互にソース（Ｓ1),（Ｓ2)，ドレイン（Ｄ1)〜(Ｄ3)
になっている。ソース（Ｓ1),（Ｓ2)は、一列に設けら
れた複数の拡散コンタクトを介して、Ａｌ配線によって
互いに接続されている。また、ドレイン（Ｄ1)〜(Ｄ3)
も同様に一列に設けられた複数の拡散コンタクトを介し
て、Ａｌ配線によって互いに接続されているところで、
静電破壊の主要な破壊モードは、ソースドレイン間の電
流密度の不均一性に起因していることが知られている。
ワッフル型のパターンレイアウトの場合には、均一性の
良い電流密度が得られる。たとえば、ドレイン（Ｄ6)に
着目すると、ドレイン電流は、４つのソース（Ｓ4),(Ｓ
5),(Ｓ6),(Ｓ8)に向けて放射状に流れるので、均一な電
流分布が実現できる。一方、ラダー型の場合、電流分布
は横方向に集中するとともにより不均一である。
リコン層等からなる複数のバーを縦方向に配設したゲー
ト（Ｇ）を有しており、ゲート（Ｇ）で囲まれた拡散層
が交互にソース（Ｓ1),（Ｓ2)，ドレイン（Ｄ1)〜(Ｄ3)
になっている。ソース（Ｓ1),（Ｓ2)は、一列に設けら
れた複数の拡散コンタクトを介して、Ａｌ配線によって
互いに接続されている。また、ドレイン（Ｄ1)〜(Ｄ3)
も同様に一列に設けられた複数の拡散コンタクトを介し
て、Ａｌ配線によって互いに接続されているところで、
静電破壊の主要な破壊モードは、ソースドレイン間の電
流密度の不均一性に起因していることが知られている。
ワッフル型のパターンレイアウトの場合には、均一性の
良い電流密度が得られる。たとえば、ドレイン（Ｄ6)に
着目すると、ドレイン電流は、４つのソース（Ｓ4),(Ｓ
5),(Ｓ6),(Ｓ8)に向けて放射状に流れるので、均一な電
流分布が実現できる。一方、ラダー型の場合、電流分布
は横方向に集中するとともにより不均一である。
【０００４】したがって、ワッフル型のＭＯＳトランジ
スタはラダー型のものと比べて、静電破壊に強いのであ
るが、この種のパターンレイアウトは、もともと出力ト
ランジスタに適用する目的で考え出されたものである。
図１０には、ワッフル型のＭＯＳトランジスタの出力ト
ランジスタへの適用例を示した。図において、破線で囲
まれた出力トランジスタにワッフル型を有効に適用でき
る。
スタはラダー型のものと比べて、静電破壊に強いのであ
るが、この種のパターンレイアウトは、もともと出力ト
ランジスタに適用する目的で考え出されたものである。
図１０には、ワッフル型のＭＯＳトランジスタの出力ト
ランジスタへの適用例を示した。図において、破線で囲
まれた出力トランジスタにワッフル型を有効に適用でき
る。
【０００５】本願発明者は、ワッフル型のＭＯＳトラン
ジスタを入力保護用トランジスタに適用することを検討
した。入力保護用トランジスタは、過大な入力電圧が印
加された場合にソースドレイン間のブレークダウンを起
こし、内部回路に高電圧が及ぶのを防止するためのもの
であるが、入力保護用トランジスタそのものが破壊しや
すいという問題があったからである。
ジスタを入力保護用トランジスタに適用することを検討
した。入力保護用トランジスタは、過大な入力電圧が印
加された場合にソースドレイン間のブレークダウンを起
こし、内部回路に高電圧が及ぶのを防止するためのもの
であるが、入力保護用トランジスタそのものが破壊しや
すいという問題があったからである。
【０００６】図１１には、ワッフル型のＭＯＳトランジ
スタの入力保護用トランジスタへの適用例を示した。破
線で囲まれた入力保護用トランジスタは、ドレイン
（Ｄ）が入力端子（Ｐｉｎ）に接続され、ソース（Ｓ）
とゲート（Ｇ）は共に接地電位（ＧＮＤ）に接続されて
いる。なお、入力保護用トランジスタはＮチャンネルエ
ンハンスメント型である。入力保護用トランジスタをワ
ッフル型で形成することにより、ソースドレイン間に流
れるブレークダウン電流の電流密度が均一化されるの
で、出力トランジスタに適用した場合と同様に静電破壊
強度を向上できる。
スタの入力保護用トランジスタへの適用例を示した。破
線で囲まれた入力保護用トランジスタは、ドレイン
（Ｄ）が入力端子（Ｐｉｎ）に接続され、ソース（Ｓ）
とゲート（Ｇ）は共に接地電位（ＧＮＤ）に接続されて
いる。なお、入力保護用トランジスタはＮチャンネルエ
ンハンスメント型である。入力保護用トランジスタをワ
ッフル型で形成することにより、ソースドレイン間に流
れるブレークダウン電流の電流密度が均一化されるの
で、出力トランジスタに適用した場合と同様に静電破壊
強度を向上できる。
【０００７】
【発明が解決しようとする課題】しかしながら、ワッフ
ル型のパターンレイアウトをそのまま適用すると、入力
保護用トランジスタとしてはパターン面積が大きすぎる
という問題があった。本発明は、ワッフル型のパターン
レイアウトの特徴を生かしながら、できる限りパターン
面積を小さくした入力保護用のＭＯＳトランジスタとそ
の製造方法を提供することを目的としている。
ル型のパターンレイアウトをそのまま適用すると、入力
保護用トランジスタとしてはパターン面積が大きすぎる
という問題があった。本発明は、ワッフル型のパターン
レイアウトの特徴を生かしながら、できる限りパターン
面積を小さくした入力保護用のＭＯＳトランジスタとそ
の製造方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】本発明のＭＯＳトランジ
スタは、図１に示すように、ポリシリコン層等からなる
複数のバーを横方向と縦方向に、等間隔で且つ平行に配
設し、横方向のバーと縦方向のバーとが交叉してなる格
子状のゲート（Ｇ）と、前記ゲート（Ｇ）で囲まれた複
数の拡散層を接続してなるドレイン（Ｄ）とを有する入
力保護用ＭＯＳトランジスタであって、前記ゲート
（Ｇ）は、埋め込みコンタクト（BC)によってその下方
に形成されたソース（Ｓ）と直接接続されていることを
特徴としている。
スタは、図１に示すように、ポリシリコン層等からなる
複数のバーを横方向と縦方向に、等間隔で且つ平行に配
設し、横方向のバーと縦方向のバーとが交叉してなる格
子状のゲート（Ｇ）と、前記ゲート（Ｇ）で囲まれた複
数の拡散層を接続してなるドレイン（Ｄ）とを有する入
力保護用ＭＯＳトランジスタであって、前記ゲート
（Ｇ）は、埋め込みコンタクト（BC)によってその下方
に形成されたソース（Ｓ）と直接接続されていることを
特徴としている。
【０００９】また、本発明のＭＯＳトランジスタの製造
方法は、図３〜図７に示すように、Ｐ型の半導体基板
（１１）上にＬＯＣＯＳ膜（１２）を形成する工程と、
前記基板（１１）上にゲート絶縁膜（１３）を形成す
る工程と、ソース（Ｓ）となる領域上のゲート絶縁膜
（１３）を除去して基板（１１）の表面を露出する工程
と、前記工程で露出した基板（１１）の表面に直接コン
タクトし、かつゲート絶縁膜（１３）上に延在したポリ
シリコン膜（１４）を形成する工程と、前記ポリシリコ
ン膜（１４）にリンを熱拡散すると共に前記コンタクト
面から基板（１１）にリンを拡散してソース（Ｓ）を形
成する工程と、前記ポリシリコン膜（１４）の不要部分
を除去してゲート（Ｇ）を形成する工程と、前記ゲート
（Ｇ）をマスクとしたイオン注入法により、前記基板
（１１）中にｎ-型拡散層を形成する工程と、前記ゲー
ト（Ｇ）の側壁にスペーサ膜（１５）を形成する工程
と、前記ゲート（Ｇ）およびスペーサ膜（１５）をマス
クとしたイオン注入法により、ｎ+型拡散層からなるド
レイン（Ｄ）を形成する工程とを有することを特徴とし
ている。
方法は、図３〜図７に示すように、Ｐ型の半導体基板
（１１）上にＬＯＣＯＳ膜（１２）を形成する工程と、
前記基板（１１）上にゲート絶縁膜（１３）を形成す
る工程と、ソース（Ｓ）となる領域上のゲート絶縁膜
（１３）を除去して基板（１１）の表面を露出する工程
と、前記工程で露出した基板（１１）の表面に直接コン
タクトし、かつゲート絶縁膜（１３）上に延在したポリ
シリコン膜（１４）を形成する工程と、前記ポリシリコ
ン膜（１４）にリンを熱拡散すると共に前記コンタクト
面から基板（１１）にリンを拡散してソース（Ｓ）を形
成する工程と、前記ポリシリコン膜（１４）の不要部分
を除去してゲート（Ｇ）を形成する工程と、前記ゲート
（Ｇ）をマスクとしたイオン注入法により、前記基板
（１１）中にｎ-型拡散層を形成する工程と、前記ゲー
ト（Ｇ）の側壁にスペーサ膜（１５）を形成する工程
と、前記ゲート（Ｇ）およびスペーサ膜（１５）をマス
クとしたイオン注入法により、ｎ+型拡散層からなるド
レイン（Ｄ）を形成する工程とを有することを特徴とし
ている。
【００１０】
【作用】上述の手段によれば、ワッフル型のパターンレ
イアウトにおいてゲート（Ｇ）とソース（Ｓ）とを埋め
込みコンタクトによって直接接続しているので、従来例
におけるソース（Ｓ1)〜(Ｓ10)が不要となり、ソース
（Ｓ）は、埋め込みコンタクト（BC）の部分に形成され
るようになる。これにより、ワッフル型のドレインの電
流密度分布を実質的に変えることなく、パターン面積を
縮小することが可能になる。
イアウトにおいてゲート（Ｇ）とソース（Ｓ）とを埋め
込みコンタクトによって直接接続しているので、従来例
におけるソース（Ｓ1)〜(Ｓ10)が不要となり、ソース
（Ｓ）は、埋め込みコンタクト（BC）の部分に形成され
るようになる。これにより、ワッフル型のドレインの電
流密度分布を実質的に変えることなく、パターン面積を
縮小することが可能になる。
【００１１】
【実施例】次に本発明のＭＯＳトランジスタの実施例を
図面を参照して説明する。図１は、本発明のＭＯＳトラ
ンジスタを示すパターンレイアウト図である。ポリシリ
コン層等からなる複数のバーを横方向と縦方向に等間隔
で且つ平行に配設し、横方向のバーと縦方向のバーとが
交叉した格子状のゲート（Ｇ）を有し、ゲート（Ｇ）で
囲まれた複数の拡散層がすべてドレイン（Ｄ1)〜(Ｄ1
0）になっている。ゲート（Ｇ）は、埋め込みコンタク
ト（BC)によってその埋め込みコンタクト（BC）の下方
に形成されたソース（Ｓ）と直接接続されている。
図面を参照して説明する。図１は、本発明のＭＯＳトラ
ンジスタを示すパターンレイアウト図である。ポリシリ
コン層等からなる複数のバーを横方向と縦方向に等間隔
で且つ平行に配設し、横方向のバーと縦方向のバーとが
交叉した格子状のゲート（Ｇ）を有し、ゲート（Ｇ）で
囲まれた複数の拡散層がすべてドレイン（Ｄ1)〜(Ｄ1
0）になっている。ゲート（Ｇ）は、埋め込みコンタク
ト（BC)によってその埋め込みコンタクト（BC）の下方
に形成されたソース（Ｓ）と直接接続されている。
【００１２】この埋め込みコンタクト（BC)は、すべて
のドレイン（Ｄ1)〜(Ｄ10)を４方向から完全に取り囲ん
でおり、したがって各ドレイン（Ｄ1)〜(Ｄ10)の４辺は
すべてソース（Ｓ）によって囲まれている。各ドレイン
（Ｄ1)〜(Ｄ10)は、その中心に形成された拡散コンタク
トを介してＡｌ配線によって接続されている。なお、ド
レイン（Ｄ1)〜(Ｄ10）のコーナー部分は、小さい正三
角形のゲートポリシリコンを置くことによって面取りさ
れている。そして、本発明のＭＯＳトランジスタは、例
えば、図１１に示した入力保護用トランジスタに適用さ
れる。
のドレイン（Ｄ1)〜(Ｄ10)を４方向から完全に取り囲ん
でおり、したがって各ドレイン（Ｄ1)〜(Ｄ10)の４辺は
すべてソース（Ｓ）によって囲まれている。各ドレイン
（Ｄ1)〜(Ｄ10)は、その中心に形成された拡散コンタク
トを介してＡｌ配線によって接続されている。なお、ド
レイン（Ｄ1)〜(Ｄ10）のコーナー部分は、小さい正三
角形のゲートポリシリコンを置くことによって面取りさ
れている。そして、本発明のＭＯＳトランジスタは、例
えば、図１１に示した入力保護用トランジスタに適用さ
れる。
【００１３】本発明のＭＯＳトランジスタのは、ワッフ
ル型のパターンレイアウトにおいてゲート（Ｇ）とソー
ス（Ｓ）とを埋め込みコンタクトによって直接接続して
いるこれにより、従来例におけるソース（Ｓ1)〜(Ｓ10)
が不要となり、ソース（Ｓ）は、埋め込みコンタクト
（BC）の部分に形成される。また、ドレイン（Ｓ）の電
極の取り出しは、従来例のように斜めのＡｌ配線を使用
する必要がないので配線が容易となり、また配線抵抗を
下げることができる。さらに、ドレイン（Ｄ1)〜(Ｄ10)
の４辺は、すべてソース（Ｓ）によって囲むことができ
るので、従来のワッフル型よりも全体として電流密度を
均一化できる。
ル型のパターンレイアウトにおいてゲート（Ｇ）とソー
ス（Ｓ）とを埋め込みコンタクトによって直接接続して
いるこれにより、従来例におけるソース（Ｓ1)〜(Ｓ10)
が不要となり、ソース（Ｓ）は、埋め込みコンタクト
（BC）の部分に形成される。また、ドレイン（Ｓ）の電
極の取り出しは、従来例のように斜めのＡｌ配線を使用
する必要がないので配線が容易となり、また配線抵抗を
下げることができる。さらに、ドレイン（Ｄ1)〜(Ｄ10)
の４辺は、すべてソース（Ｓ）によって囲むことができ
るので、従来のワッフル型よりも全体として電流密度を
均一化できる。
【００１４】これに対して、従来例のワッフル型のパタ
ーンレイアウトでは、図９に示したように周辺部分のド
レイン、例えばドレイン（Ｄ1）は２つのソース（Ｓ
1）,(Ｓ3)で囲まれているだけであり、ドレイン（Ｄ2）
は３つのソース（Ｓ1）,(Ｓ2),(Ｓ4）で囲まれているだ
けである。これらのドレイン（Ｄ1）,(Ｄ2)の４辺をす
べてゲート（Ｇ）で囲ったとしても新たなソースを作る
ことはできない。
ーンレイアウトでは、図９に示したように周辺部分のド
レイン、例えばドレイン（Ｄ1）は２つのソース（Ｓ
1）,(Ｓ3)で囲まれているだけであり、ドレイン（Ｄ2）
は３つのソース（Ｓ1）,(Ｓ2),(Ｓ4）で囲まれているだ
けである。これらのドレイン（Ｄ1）,(Ｄ2)の４辺をす
べてゲート（Ｇ）で囲ったとしても新たなソースを作る
ことはできない。
【００１５】ここで、従来例のワッフル型のＭＯＳトラ
ンジスタと本発明のＭＯＳトランジスタのパターン面積
を比較してみよう。図２は、従来例と本発明のＭＯＳト
ランジスタのＷ／Ｌが等価である単位セルを示すパター
ン図である。ここで、Ｗはチャンネル長、Ｌはチャンネ
ル長である。デザインルールは、１．５ミクロンルール
とする。また、ドレイン（Ｄ）およびソース（Ｓ）の一
辺の長さは一律に１０ミクロンとする。図２の（Ａ）
は、本発明のＭＯＳトランジスタの単位セルであり、単
位セル面積Ｓ（Ａ）は、Ｓ（Ａ）＝１４．５×１４．５
＝２１０．２５μｍ2である。図２の（Ｂ）は、従来例
のＭＯＳトランジスタの単位セルであり、単位セル面積
Ｓ（Ｂ）は、Ｓ（Ｂ）＝２３×１１．５＝２６４．５μ
ｍ2であるしたがって、面積比では、Ｓ（Ａ）／Ｓ
（Ｂ）≒０．８となり、本発明によれば従来の約８０％
のパターン面積で同等な電流容量のＭＯＳトランジスタ
を実現できる。また、ドレイン（Ｄ）およびソース
（Ｓ）の一辺の長さが大きいほど両者の差は大きくな
る。
ンジスタと本発明のＭＯＳトランジスタのパターン面積
を比較してみよう。図２は、従来例と本発明のＭＯＳト
ランジスタのＷ／Ｌが等価である単位セルを示すパター
ン図である。ここで、Ｗはチャンネル長、Ｌはチャンネ
ル長である。デザインルールは、１．５ミクロンルール
とする。また、ドレイン（Ｄ）およびソース（Ｓ）の一
辺の長さは一律に１０ミクロンとする。図２の（Ａ）
は、本発明のＭＯＳトランジスタの単位セルであり、単
位セル面積Ｓ（Ａ）は、Ｓ（Ａ）＝１４．５×１４．５
＝２１０．２５μｍ2である。図２の（Ｂ）は、従来例
のＭＯＳトランジスタの単位セルであり、単位セル面積
Ｓ（Ｂ）は、Ｓ（Ｂ）＝２３×１１．５＝２６４．５μ
ｍ2であるしたがって、面積比では、Ｓ（Ａ）／Ｓ
（Ｂ）≒０．８となり、本発明によれば従来の約８０％
のパターン面積で同等な電流容量のＭＯＳトランジスタ
を実現できる。また、ドレイン（Ｄ）およびソース
（Ｓ）の一辺の長さが大きいほど両者の差は大きくな
る。
【００１６】次に、本発明のＭＯＳトランジスタの製造
方法を図３〜図７を参照して説明する。なお、図３〜図
７は図１のＡ−Ａ線における断面に対応する。まず、図
３に示すように、Ｐ型シリコン基板（１１）上の所定領
域に、選択酸化法により、膜厚約８０００ÅのＬＯＣＯ
Ｓ酸化膜（１２）を形成する。次いで熱酸化によりＬＯ
ＣＯＳ酸化膜（１２）を除く領域に膜厚約３００Åのゲ
ート絶縁膜（１３）を形成する。
方法を図３〜図７を参照して説明する。なお、図３〜図
７は図１のＡ−Ａ線における断面に対応する。まず、図
３に示すように、Ｐ型シリコン基板（１１）上の所定領
域に、選択酸化法により、膜厚約８０００ÅのＬＯＣＯ
Ｓ酸化膜（１２）を形成する。次いで熱酸化によりＬＯ
ＣＯＳ酸化膜（１２）を除く領域に膜厚約３００Åのゲ
ート絶縁膜（１３）を形成する。
【００１７】次に、図４に示すように、ホトエッチング
によってソース（Ｓ）となる領域上のゲート絶縁膜（１
３）を除去して、基板（１１）の表面を露出する。ゲー
ト絶縁膜（１３）のエッチング方法としては、希釈フッ
酸を用いたウエットエッチ法でもよいし、ＣＤＥ（Chem
ical Dry Etching)法を用いてもよい。次に、減圧ＣＶ
Ｄ法により、前記基板（１１）の露出面に直接コンタク
トし、かつゲート絶縁膜（１３）上に延在したポリシリ
コン膜（１４）を形成する。ポリシリコン膜（１４）の
膜厚は約４０００Åに形成する。ここで、ポリシリコン
膜（１４）に代えて、シリサイドポリシリコン膜（たと
えば、ＷＳｉ／ｐｏｌｙ−Ｓｉ膜）を形成してもよい。
によってソース（Ｓ）となる領域上のゲート絶縁膜（１
３）を除去して、基板（１１）の表面を露出する。ゲー
ト絶縁膜（１３）のエッチング方法としては、希釈フッ
酸を用いたウエットエッチ法でもよいし、ＣＤＥ（Chem
ical Dry Etching)法を用いてもよい。次に、減圧ＣＶ
Ｄ法により、前記基板（１１）の露出面に直接コンタク
トし、かつゲート絶縁膜（１３）上に延在したポリシリ
コン膜（１４）を形成する。ポリシリコン膜（１４）の
膜厚は約４０００Åに形成する。ここで、ポリシリコン
膜（１４）に代えて、シリサイドポリシリコン膜（たと
えば、ＷＳｉ／ｐｏｌｙ−Ｓｉ膜）を形成してもよい。
【００１８】そして、例えば、ＰＯＣｌ3を用い、９５
０℃の熱拡散法によって、リンをポリシリコン膜（１
４）に熱拡散する。ポリシリコン膜（１４）中に熱拡散
されたリンは、さらに前記コンタクト面から基板（１
１）中に熱拡散され、ｎ+型拡散層が形成される。この
ｎ+型拡散層が、ソース（Ｓ）となる。これにより、ソ
ース（Ｓ）とゲート（Ｇ）となるポリシリコン膜（１
４）とが直接コンタクトされる。この接続部分が、埋め
込みコンタクト（BC）である。
０℃の熱拡散法によって、リンをポリシリコン膜（１
４）に熱拡散する。ポリシリコン膜（１４）中に熱拡散
されたリンは、さらに前記コンタクト面から基板（１
１）中に熱拡散され、ｎ+型拡散層が形成される。この
ｎ+型拡散層が、ソース（Ｓ）となる。これにより、ソ
ース（Ｓ）とゲート（Ｇ）となるポリシリコン膜（１
４）とが直接コンタクトされる。この接続部分が、埋め
込みコンタクト（BC）である。
【００１９】続いて、図５に示すように、ホトエッチン
グにより、ポリシリコン膜（１４）の不要部分をエッチ
ングして、その両端部分がゲート絶縁膜（１３）上に終
端しその中央部分がソース（Ｓ）上に位置するようにゲ
ート（Ｇ）を形成する。ポリシリコン膜（１４）のエッ
チングには、反応イオンエッチング法（ReactiveIon Et
ching)を適用する。この後、ゲート（Ｇ）をマスクとし
て、基板（１１）の上方からリンイオン（31Ｐ+）を基
板（１１）中にイオン注入して、ｎ-型拡散層を形成す
る。このイオン注入の条件は、通常のＬＤＤの注入条件
であり、たとえば加速エネルギー約７０ＫｅＶ、注入量
約１×１０13／ｃｍ2である。なお、上記のイオン注入
工程は、省略してもよい。この場合は、ゲートオフセッ
トが生じるが、入力保護用のＭＯＳトランジスタとして
は特性上問題はない。
グにより、ポリシリコン膜（１４）の不要部分をエッチ
ングして、その両端部分がゲート絶縁膜（１３）上に終
端しその中央部分がソース（Ｓ）上に位置するようにゲ
ート（Ｇ）を形成する。ポリシリコン膜（１４）のエッ
チングには、反応イオンエッチング法（ReactiveIon Et
ching)を適用する。この後、ゲート（Ｇ）をマスクとし
て、基板（１１）の上方からリンイオン（31Ｐ+）を基
板（１１）中にイオン注入して、ｎ-型拡散層を形成す
る。このイオン注入の条件は、通常のＬＤＤの注入条件
であり、たとえば加速エネルギー約７０ＫｅＶ、注入量
約１×１０13／ｃｍ2である。なお、上記のイオン注入
工程は、省略してもよい。この場合は、ゲートオフセッ
トが生じるが、入力保護用のＭＯＳトランジスタとして
は特性上問題はない。
【００２０】次に、図６に示すように、ゲート（Ｇ）の
側壁にＳｉＯ2からなるスペーサ膜（１５）を形成す
る。スペーサ膜（１５）は、減圧ＣＶＤ法によって、Ｓ
ｉＯ2膜を基板（１１）上に堆積し、かかるＳｉＯ2 膜
を反応イオンエッチング法によって全面エッチングする
ことにより形成する。そして、このスペーサ膜（１５お
よびゲート（Ｇ）をマスクとして使用し、基板（１１）
の上方からイオン注入法によって、ヒ素イオン（75Ａｓ
+）を基板（１１）中に打ち込むことにより、ｎ+型拡散
層からなるドレイン（Ｄ）を形成する。この注入条件
は、たとえば加速エネルギー約７０ＫｅＶ、注入量約５
×１０15／ｃｍ2である。以上で、ドレイン（Ｄ）側が
ＬＤＤ構造であって、ゲート（Ｇ）とソース（Ｓ）が埋
め込みコンタクト（BC)によって直接接続されたＭＯＳ
トランジスタが形成される。
側壁にＳｉＯ2からなるスペーサ膜（１５）を形成す
る。スペーサ膜（１５）は、減圧ＣＶＤ法によって、Ｓ
ｉＯ2膜を基板（１１）上に堆積し、かかるＳｉＯ2 膜
を反応イオンエッチング法によって全面エッチングする
ことにより形成する。そして、このスペーサ膜（１５お
よびゲート（Ｇ）をマスクとして使用し、基板（１１）
の上方からイオン注入法によって、ヒ素イオン（75Ａｓ
+）を基板（１１）中に打ち込むことにより、ｎ+型拡散
層からなるドレイン（Ｄ）を形成する。この注入条件
は、たとえば加速エネルギー約７０ＫｅＶ、注入量約５
×１０15／ｃｍ2である。以上で、ドレイン（Ｄ）側が
ＬＤＤ構造であって、ゲート（Ｇ）とソース（Ｓ）が埋
め込みコンタクト（BC)によって直接接続されたＭＯＳ
トランジスタが形成される。
【００２１】この後は、図７に示すように、減圧ＣＶＤ
法により、ＢＰＳＧ膜等からなる層間絶縁膜（１６）を
形成し、ホトエッチングによって、ドレイン（Ｄ）上の
層間絶縁膜（１６）に、コンタクトホール（１７）を形
成する。そして、コンタクトホール（１７）を介して、
ドレイン（Ｄ）のｎ+型拡散層と接続されたＡｌ配線
（１８）を形成する。
法により、ＢＰＳＧ膜等からなる層間絶縁膜（１６）を
形成し、ホトエッチングによって、ドレイン（Ｄ）上の
層間絶縁膜（１６）に、コンタクトホール（１７）を形
成する。そして、コンタクトホール（１７）を介して、
ドレイン（Ｄ）のｎ+型拡散層と接続されたＡｌ配線
（１８）を形成する。
【００２２】
【発明の効果】以上説明したように、本発明のＭＯＳト
ランジスタは、ワッフル型のパターンレイアウトにおい
てゲート（Ｇ）とソース（Ｓ）とを埋め込みコンタクト
によって直接接続しているので、従来例におけるソース
（Ｓ1)〜（Ｓ10)が不要となりソース（Ｓ）は、埋め込
みコンタクト（BC）の部分に形成される。
ランジスタは、ワッフル型のパターンレイアウトにおい
てゲート（Ｇ）とソース（Ｓ）とを埋め込みコンタクト
によって直接接続しているので、従来例におけるソース
（Ｓ1)〜（Ｓ10)が不要となりソース（Ｓ）は、埋め込
みコンタクト（BC）の部分に形成される。
【００２３】これにより、例えば１．５ミクロンルール
のＭＯＳプロセスに適用した場合、本発明によれば、従
来例に比べて約８０％のパターン面積で同等の性能を有
する入力保護用ＭＯＳトランジスタを実現できる。さら
に、ドレイン（Ｄ）の電極の取り出しは、従来例のよう
に斜めのＡｌ配線を使用する必要がないので配線が容易
となり、またドレインの配線抵抗を下げることができる
という利点も有している。
のＭＯＳプロセスに適用した場合、本発明によれば、従
来例に比べて約８０％のパターン面積で同等の性能を有
する入力保護用ＭＯＳトランジスタを実現できる。さら
に、ドレイン（Ｄ）の電極の取り出しは、従来例のよう
に斜めのＡｌ配線を使用する必要がないので配線が容易
となり、またドレインの配線抵抗を下げることができる
という利点も有している。
【００２４】特に、ＬＤＤ構造のＭＯＳトランジスタの
使用される半導体集積回路の入力保護用トランジスタと
して好適である。
使用される半導体集積回路の入力保護用トランジスタと
して好適である。
【図１】本発明のＭＯＳトランジスタを示すパターンレ
イアウト図である。
イアウト図である。
【図２】本発明と従来例に係るＭＯＳトランジスタのＷ
／Ｌが等価である単位セルを示すパターン図である。
／Ｌが等価である単位セルを示すパターン図である。
【図３】本発明のＭＯＳトランジスタの製造方法を示す
第１の断面図である。
第１の断面図である。
【図４】本発明のＭＯＳトランジスタの製造方法を示す
第２の断面図である。
第２の断面図である。
【図５】本発明のＭＯＳトランジスタの製造方法を示す
第３の断面図である。
第３の断面図である。
【図６】本発明のＭＯＳトランジスタの製造方法を示す
第４の断面図である。
第４の断面図である。
【図７】本発明のＭＯＳトランジスタの製造方法を示す
第５の断面図である。
第５の断面図である。
【図８】従来例に係るワッフル型のＭＯＳトランジスタ
のパターンレイアウト図である
のパターンレイアウト図である
【図９】従来例に係るラダー型のＭＯＳトランジスタの
パターンレイアウト図である。
パターンレイアウト図である。
【図１０】ワッフル型のＭＯＳトランジスタの出力トラ
ンジスタへの適用例を示す回路図である。
ンジスタへの適用例を示す回路図である。
【図１１】ワッフル型のＭＯＳトランジスタの入力保護
用トタンジスタへの適用例を示す回路図である。
用トタンジスタへの適用例を示す回路図である。
Claims (2)
- 【請求項１】 ポリシリコン層等からなる複数のバーを
横方向と縦方向に、等間隔で且つ平行に配設し、横方向
のバーと縦方向のバーとが交叉してなる格子状のゲート
と、前記ゲートで囲まれた複数の拡散層を接続してなる
ドレインとを有するＭＯＳトランジスタであって、前記
ゲートは、埋め込みコンタクトによってその下方に形成
されたソースと直接接続されていることを特徴とするＭ
ＯＳトランジスタ。 - 【請求項２】 一導電型の半導体基板上にＬＯＣＯＳ膜
を形成する工程と、 前記基板上にゲート絶縁膜を形成する工程と、 ソースとなる領域上のゲート絶縁膜を除去して基板表面
を露出する工程と、 前記工程で露出した基板表面に直接コンタクトし、かつ
ゲート絶縁膜上に延在したポリシリコン膜を形成する工
程と、 前記ポリシリコン膜に逆導電型の不純物を熱拡散すると
共に前記コンタクト面から基板に該逆導電型の不純物を
拡散してソースを形成する工程と、 前記ポリシリコン膜の不要部分を除去してゲートを形成
する工程と、 前記ゲートをマスクとしたイオン注入法により、前記基
板中に低濃度の逆導電型の拡散層を形成する工程と、 前記ゲートの側壁にスペーサ膜を形成する工程と、 前記ゲートおよびスペーサ膜をマスクとしたイオン注入
法により、高濃度の逆導電型の拡散層からなるドレイン
を形成する工程とを有することを特徴とする請求項１記
載のＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25837392A JPH06112482A (ja) | 1992-09-28 | 1992-09-28 | Ｍｏｓトランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25837392A JPH06112482A (ja) | 1992-09-28 | 1992-09-28 | Ｍｏｓトランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112482A true JPH06112482A (ja) | 1994-04-22 |
Family
ID=17319349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25837392A Pending JPH06112482A (ja) | 1992-09-28 | 1992-09-28 | Ｍｏｓトランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112482A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5965914A (en) * | 1997-06-18 | 1999-10-12 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor having a branched gate and channel |
| US7473974B2 (en) | 2003-06-02 | 2009-01-06 | Nec Electronics Corporation | Semiconductor circuit device including a protection circuit |
| US20110186935A1 (en) * | 2010-01-29 | 2011-08-04 | On Semiconductor Trading, Ltd. | Semiconductor device |
-
1992
- 1992-09-28 JP JP25837392A patent/JPH06112482A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5965914A (en) * | 1997-06-18 | 1999-10-12 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor having a branched gate and channel |
| US7473974B2 (en) | 2003-06-02 | 2009-01-06 | Nec Electronics Corporation | Semiconductor circuit device including a protection circuit |
| US20110186935A1 (en) * | 2010-01-29 | 2011-08-04 | On Semiconductor Trading, Ltd. | Semiconductor device |
| US8513716B2 (en) * | 2010-01-29 | 2013-08-20 | Semiconductor Components Industries, Llc | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4210347B2 (ja) | 高耐圧トランジスタ及びその製造方法 | |
| KR900008207B1 (ko) | 반도체기억장치 | |
| US20030057476A1 (en) | Semiconductor device | |
| KR100214708B1 (ko) | 저접촉저항을 갖는 반도체장치 및 그의 제조방법 | |
| US7432163B2 (en) | Method of manufacturing semiconductor device that includes forming adjacent field regions with a separating region therebetween | |
| US6818505B2 (en) | Non-volatile semiconductor memory device and manufacturing method thereof | |
| JP2990497B2 (ja) | Ｃｍｏｓアナログ半導体装置の製造方法 | |
| JPH06112482A (ja) | Ｍｏｓトランジスタとその製造方法 | |
| JPH08172135A (ja) | 半導体装置の製造方法および半導体集積回路装置 | |
| US6709936B1 (en) | Narrow high performance MOSFET device design | |
| US20060220155A1 (en) | Semiconductor device | |
| JPH0831928A (ja) | 半導体装置の製造方法 | |
| JPH08181223A (ja) | 半導体装置の製造方法 | |
| JPH06132489A (ja) | Ｍｏｓ型トランジスタおよびこれを利用した集積回路、ならびにｍｏｓ型トランジスタの製造方法 | |
| JPH08288406A (ja) | 半導体装置及びその製造方法 | |
| JPS6237960A (ja) | 読み出し専用半導体記憶装置の製造方法 | |
| JPH06151742A (ja) | 半導体装置およびその製造方法 | |
| JPH09260590A (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR940008727B1 (ko) | 반도체장치 | |
| KR100371284B1 (ko) | 플랫 셀형 반도체 메모리 장치의 제조 방법 | |
| JPH05343419A (ja) | 半導体装置 | |
| JPH08335697A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH088430A (ja) | Ｍｏｓトランジスタ及びその形成方法 | |
| KR101051813B1 (ko) | 시모스 소자 및 그 제조방법 | |
| KR100306901B1 (ko) | 반도체장치의접촉영역형성방법 |