KR100306901B1 - 반도체장치의접촉영역형성방법 - Google Patents

Abstract

본 발명은 반도체 장치의 접촉영역의 형성을 위한 방법에 관한 것으로, 특히 미세소자의 형성에 따른 협소한 영역의 접촉영역형성시 소자의 전기적 특성 악화를 개선하도록 한 반도체 장치의 접촉영역 형성방법에 관한 것으로, 비활성 영역으로 포위된 활성영역상에 형성된 반도체 장치의 접촉 영역에 도전층을 연결하기 위한 접촉영역을 형성하는 반도체 장치의 접촉영역 형성방법에 있어서, 상기 반도체 장치 전면에 형성한 절연층사에 상기 접촉 영역을 위한 접촉창을 사진식각 방법으로 형성하여 반도체 장치의 앨 영역을 노출시키는 단계와 ; 상기 노출된 반도체 영역에 대해 이온 주입을 행하는 단계와 ; 상기 이온 주입후 상기 형성된 접촉창에 도전층을 형성하여 연결하는 단계로 이루어지는 것을 특징으로 한다.

Description

반도체 장치의 접촉 영역 형성 방법

제1(a)도는 종래의 접촉영역 형성을 위한 레이아웃을 나타낸 평면도.

제1(b)도는 제1(a)도의 A-A′라인을 따라 취해진 단면도.

제2(a)도는 종래의 공정여유를 고려한 접촉영역을 나타낸 평면도.

제2(b)도는 제1(a)도의 A-A′라인을 따라 취해진 단면도.

제3(a)도 내지 제 3(e)도는 본 발명의 공정을 나타낸 공정도.

제4도는 본 발명에 따른 소자의 전기적 특성을 종래와 비교하여 나타낸 그래프이다.

본 발명은 반도체 장치의 접촉영역의 형성을 위한 방법에 관한 것으로 특히 미세소자의 형성에 따른 협소한 영역의 접촉영역 형성시 소자의 전기적 특성 악화를 개선하도록 한 반도체 장치의 접촉영역 형성방법에 관한 것이다.

일반적으로 반도체 장치는 동일한 반도체 기판상에 다수 형성되므로 소자간의 전기적 분리를 위해서 필드 산화층의 형성과 같이 비활성 영역을 형성하여야 하고 이러한 비활성 영역으로 포위된 반도체 영역 또는 활성영역에 소자들이 형성된다.

이를테면 형성된 활성영역에서는 MOS트랜지스터와 캐패시터등이 형성되어 메모리 셀을 형성하므로서 반도체 기억장치등이 제조될 수 있다.

최근에는 동일한 면적에 보다 많은 반도체 소자를 형성하여 집적도를 높이는 경향으로 소자들이 미세화되고 또한 고집적화에 따른 접촉영역의 형성에서도 종래의 기술을 그대로 사용할 수 없는 문제들이 발생하고 있다. 즉, 종래의 반도체 소자의 제조에 있어서는 활성영역에 접촉영역을 형성함에 있어서는, 충분한 공정여유가 확보되기 때문에 비활성 영역인 필드 산회막상에 접촉 영역이 형성되는 경우는 발생하지 않았다. 이는 제1(a)도와 제1(a)도)의 A-A′라인을 따라 취해진 단면도인 제1(b)도의 도면에서 알 수 있듯이 접촉영역(C)은 반도체 소자의 접촉될 영역에 형성 되고 있다.

제1도의 도면에서 ‘1’은 반도체 기판이며 ‘2’는 필드 산화막., ‘3’,‘4’는 소오스, 드레인, ‘C’는 접촉부위, ‘5’는 게이트를 지칭하며 ‘6’은 층간절연층, ‘7’은 도전라인이다.

그러나 소자의 집적도가 증가하여 감에 따라서 접촉부위의 크기도 작아지지만 또한 활성영역의 면적도 작아져서 상기 접촉영역이 활성영역을 벗어나 비활성영역에 까지 형성되는 문제가 발생하고 있다. 이는 제2(a)도와 제2(a)도의 A-A′라인을 따라 취한 단면도인 제2(b)도의 도면에서와 같이, 접촉 영역(C)이 활성영역 밖으로 벗어나 형성되는 것이다.

왜냐하면, 활성영역에 대해 접촉영역 형성을 위해서 0.1㎛만큼 여유있게 마스크를 제작하여도 사진식각작업에서 오정렬이 발생하면 접촉영역이 필드 산화층(2)과 겹치게 되는 것이다. 더우기, 식각 잡업시 층간 절연층(6)이 제거될 때 노출된 필드 산화 막까지 식각하여 참조부호‘8’과 같이 필드 산화막 밑의 실리콘 영역까지도 노출되어 이에 도전라인을 위한 다결정 실리콘층과 연결되는 문제가 발생한다.

이러한 경우 소자형성 공정에 의해서 이온 주입 상태 및 격자상태가 불량한상기 노출된 실리콘층으로 인해서 접합의 소자 특성이 취약해지는 문제가 있다.

즉, 제4도의 ‘B’곡선과 같이 횡축의 전압(V)인가에 대해 종축의 누설전류[fA]를 측정하면 누설전류가 발생하고 있음을 알 수 있다.

본 발명은 상기와 같은 배경하에서 언급된 문제를 해결하기 위해 이루어진 것으로, 본 발명의 목적은 좁은 영역의 접촉창 형성에 따른 비활성 영역의 일부 식각에 의해 노출된 반도체 층으로 인한 금속 공정에 따라서 나타나는 소자의 특성 저하를 방지하도록 하는 반도체장치의 접촉영역 형성방법을 제공하는 것이다.

이러한 본 발명의 목적을 달성하는 공정은 비활성 영역으로 포위된 활성영역상에 형성된 반도체 장치의 접촉영역상에 도전층을 연결하기 위한 접촉영역을 형성하는 반도체 장치의 접촉 영역 형성 방법에 있어서, 상기 반도체 장치 전면에 형성한 절연층상에 상기 접촉영역을 위한 접촉창을 사진식각 방법으로 형성하여 반도체 장치의 일 영역을 노출시키는 단계와 ; 상기 노출된 반도체 영역에 대해 이온 주입을 행하는 단계와 ; 상기 이온 주입후 상기 형성된 접촉창에 도전층을 형성하여 연결하는 단계로 이루어지는 것을 특징으로 한다.

본 발명에서 제공되는 공정은 오정렬과 같은 공정 오차 뿐만아니라 접촉창을 보다 크게 형성하더라도 소자의 특성에는 영향을 미침이 없이 그대로 적용할 수 있는 유용한 공정이다.

다음에 본 발명의 공정을 실시하기 위한 보다 구체적인 예를 첨부한 제조 공정도인 제3(a)도 내지 제3(e)도를 참조하여 상세히 설명한다.

반도체 장치는 선택된 활성영역에 형성되므로 준비된 실리콘 반도체 기판에 LOCOS와 같은 소정의 방법으로 비활성영역인 소자분리영역 또는 필드산화막(11)을 제3(a)도와 같이 형성하고 이미 잘 알려진 바와같이 MOS트랜지스터 소자를 도면과 같이 형성한다.

즉, 활성영역상에 게이트 절연층을 형성하고 게이트 전극(14)과 측벽산화막(15)을 형성한 후 이온 주입으로 소오스, 드레인(12),(13)영역을 형성하여 캐패시터(도시없음)의 형성으로 메모리 셀을 구성하므로서 반도체 기억장치를 형성하게 된다.

일반적으로 64M DRAM급의 소자 제작시에 활성 영역의 폭은 0.5㎛ 내지 0.6㎛ 수준이므로 형성되는 소자는 미세한 크기의 소자들이다.

이와같이 형성된 소자의 소오스(12)영역은 신호를 전달하기 위해 외부 도전라인과 연결되어야 하므로 소오스의 선택된 영역에 접촉창을 만들어 이곳에 도전성 물질을 매립하므로서 연결된다.

그리고, 접촉영역을 형성하기 위해서 소자 형성후 기판(10) 전면에 결쳐 산화막으로 된 절연층(16)을 형성한다.

제3(b)도와 같이, 접촉 부위에 대응하는 영역을 정의하도록 전면에 포토레지스트를 코팅하고, 노광마스크를 이용하는 노광 및 현상으로 개구부(18)를 형성한다.

제3(c)도와 같이, 노출된 층간절연층(16)에 대해 기판(10)의 일부 표면이 드러나도록 식각해 낸다. 이때, 층간절연층(16)의 노출된 부위 제거되므로서 접촉창이 마련되는데 이 때 마스크 오정렬 또는 미세영역상에 접촉창 형성에 따라 노출된 부위는 소자 분리 영역(11)의 일부를 포함하고 이 부위도 식각되어 제거되므로써 도면부호 ‘19’로 지칭되듯이 반도체기판의 일부가 노출된다.

따라서, 접촉창에 의하여 노출되는 영역은 활성영역과 함께 비활성영역의 반도체기판을 포함하는 것이다.

그리고, 포토레지스트를 제거한다.

이 상태에서 그대로 금속공정이 진행되면 누설전류가 과다해지는 특성저하의 문제가 되므로 이를 방지 하도록 제3(d)도와 같이 이온 주입(20)을 행한다.

상기한 현상은 활성영역의 폭이 0.5㎛ 내지 0.6㎛ 수준인데 비해 접촉영역의 폭은 0.4㎛급으로 되므로 한 방향으로 0.1 내지 0.05㎛정도의 설계여유밖에 없어 사진식각공정을 거치면 오정렬 여유분을 0.1 내지 0.05㎛로 할 때 나타나는 것으로, 반도체 영역이 N+또는 N-으로 된 영역과 더불어 이온주입이 안된 영역까지 노출되어 나타나는 것이다.

이곳을 통해 접합의 누설이 급격히 증가하는 것이므로 DRAM제조시 이로 인해 소자의 리프레쉬 타임(refresh time)이 급격히 악화되는 요인이 된다.

본 발명에서는 이러한 것을 해결하도록 앞서 언급한 제3(d)도와 같이 필드산화막의 노출된 실리콘층(19)에 도정영역을 확보하여 접합의 누설전류를 감소시키도록 한다.

본 발명의 실시예에 따르면, 활성영역내의 반도체 장치는 기억장치에 접합한 MOS트랜지스터로서 여기서 접촉되는 반도체 영역은 MOS트랜지스터의 소오스영역과 비활성영역의 식각에 의해 노출된 반도체층을 포함하는 영역이며, 이온 주입조건은 소자제조시 사용한 N-LDD(Lightly Doped Drain)구조를 위한 이온 주입과 유사한 조건으로 실시하는 것이 좋다.

즉 이온주입은 30내지 40keV, 1×10¹³내지 3×10¹³ions/㎠ 수준으로 할 수 있다.

상기한 실시예의 경우 이온은 접합 반도체영역과 동일 도전형으로서 P형일때 이온은 30 내지 40keV, 1×10¹³내지 3×10¹³ions/㎠ 조건의 P+불순물이온이며, As＋인 경우에는 60 내지 80keV, 1×10¹³내지 3×10¹³ions/㎝으로, BF₂인 경우에는 10 내지 20 keV, 1×10¹³내지 3×10¹³으로 할 수 있다.

이와같이 하여 이온 주입을 실시한 경우와 이온주입을 실시하지 않은 경우의 누설전류를 비교해 보면 제4도의 A,B그래프로 보아 확인할 수 있다. ‘A’그래프는 본 발명에 따른 것이며 ‘B’그래프는 종래의 기술에 의한 것이다.

도면에서 보아 명백하듯이 누설전류는 급격히 감소한 것을 나타낸다. 누설전류의 값이 5V에서 1셀당 수백fA수준에서 수백fA수준으로 급격히 감소하여 접촉영역 형성시 이온 주입공정은 효과적인 접합 특성개선을 낳게 한다.

이와 같이 이온 주입을 행한후 접촉홀을 통해 도전성 물질을 매립하여 도전층(21)을 제3(e)도와 같이 형성하여 배선 공정을 행한다.

상기 도전성 물질은 이를테면 다결정 실리콘이며 이 라인은 메모리 소자에서 트랜지스터의 노드(node)접촉영역에 연결되고 비트라인 접촉은 드레인에 접촉창을 통해서 연결된다.

이와 같이 본 발명에 따라서 고집적화에 따른 좁은 영역을 통해 접촉 영역 형성시 소자 특성 저하 문제를 이온 주입공정의 추가로 해결되어 설계시 및 공정진행시 융통성을 제공한다.

Claims (4)

1. 비활성영역으로 포위된 활성영역이 정의된 반도체 기판의 상기 활성영역에 게이트절연막, 게이트, 불순물 확산영역으로 이루어진 모스트랜지스터를 형성하는 단계와, 상기 모스트랜지스터를 포함하는 상기 기판상에 절연층을 형성하는 단계와, 상기 절연층의 소정부위를 제거하여 상기 불순물 확산영역과 상기 비활성영역의 일부를 동시에 노출시키는 접촉창을 형성하는 단계와, 노출된 상기 기판에 대해 이온주입을 행하는 단계와 ; 상기 접촉창을 도전층으로 매립하는 단계로 이루어진 반도체장치의 접촉영역 형성방법.
2. 제1항에 있어서, 상기 접촉창에 의하여 노출되는 부위는 상기 기판의 일부를 포함하는 것을 특징으로 하는 반도체장치의 접촉영역 형성방법.
3. 제1항에 있어서, 상기 이온주입은 상기 불순물 확상영역과 동일도전형 불순물을 30 내지 40 keV, 1×10¹³내지 3×10¹³ions/㎠로 형성함을 특징으로 하는 반도체장치의 접촉영역 형성방법.
4. 제1항에 있어서, 상기 도전층은 다결정실리콘으로 형성하는 것을 특징으로 하는 반도체장치의 접촉영역 형성방법.