KR950008854B1

KR950008854B1 - 반도체 기억장치

Info

Publication number: KR950008854B1
Application number: KR1019900019032A
Authority: KR
Inventors: 도루 오자키
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1989-11-24
Filing date: 1990-11-23
Publication date: 1995-08-08
Also published as: JPH03165558A; US5319228A; KR910010719A

Abstract

내용 없음.

Description

반도체 기억장치

제1도(a)는 본 발명의 제1실시예의 평면도.

제1도(b)는 제1도(a)의 A-B선 단면도.

제1도(c)는 제1도(a)의 C-D선 단면도.

제2도는 제1도에 도시한 본 발명의 제1실시예의 동작을 설명하기 위한 요부 단면도.

제3도(a)∼제3도(g) 및 제3도(a)∼제3도(g)는 제1도에 도시한 본 발명의 제1실시예의 제조공정을 나타낸 단면도로서, 그중 제3도(a)∼제3도(g)는 제1도의 A-B선 단면도에 상당하는 도면이고, 제3도(a)∼제3도(g)는 제1도의 C-D선 단면도에 상당하는 도면.

제4도(a)∼제4도(e) 및 제4도(a)∼제4도(e)는 본 발명의 제1실시예의 제조공정을 나타낸 단면도로서, 그중 제4도(a)∼제4도(e)는 제1도의 A-B선 단면도에 상당하는 도면이고, 제4도(a)∼제4도(e)는 제1도의 C-D선 단면도에 상당하는 도면.

제5도(a)∼제5도(e) 및 제5도(a)∼제5도(e)는 본 발명의 제3실시예의 제조공정을 나타낸 단면도로서, 그중 제5도(a)∼제5도(e)는 제1도의 A-B선 단면도에 상당하는 도면이고, 제5도(a)∼제5도(e)는 제1도의 C-D선 단면도에 상당하는 도면.

제6도는 제5도에 도시한 본 발명의 제3실시예의 동작을 설명하기 위한 요부 단면도.

제7도(a)는 종래 장치의 평면도.

제7도(b)는 제7도(a)의 A-B선 단면도.

제7도(c)는 제7도(a)의 C-D선 단면도.

제8도는 제7도에 도시한 종래 장치의 동작을 설명하기 위한 요부 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : p형 실리콘기판 2 : 도랑

3 : 피일드산화막 3t : 두께감소영역

4 : 캐패시터절연막 5 : 저장노오드전극

6 : 플레이트전극 6a : 플레이트전극(6)의 평탄부

6b : 플레이트전극(6)의 경사단부 8 : 게이트절연막

9 : 게이트전극(워드선) 10,14,14d : n형 층

11 : 산화실리콘막 12 : 비트선

14s : 확산층 20 : 산화실리콘막

21 : 채널 스토퍼층 31,41 : 질화실리콘막

32,42 : 산화실리콘막 900 : 플레이트전극 형성영역

901 : 소자영역 P1,R1∼R4 : 포토레지스트막

[삼업상의 이용분야]

본 발명은 반도체 기억장치에 관한 것으로, 특히 MOSFET와 도랑(Trench)구조를 갖춘 MOS캐패시터로 메모리셀을 구성한 다이나믹형 RAM(이하, DRAM)이라고도 약칭함)의 캐피시터구조에 관한 것이다.

[종래의 기술 및 그 문제점]

근년, 반도체 기억장치는 고집적화, 대용량화 일로의 길을 걷고 있고, 특히 1개의 MOSFET와 1개의 MOS캐패시터로 구성되는 DRAM에 있어서는, 그 메모리셀의 미세화에 관한 연구가 진행되고 있다. 이러한 메모리셀의 미세화에 따라 정보(電荷)를 축적하는 캐패시터의 면적은 감소하고 있다. 캐패시터면적의 미세화는 캐패시터의 축적전하용량의 감소를 초래하고 있다. 그 결과, 축적전하량과 외부잡음과의 차(差)가 작아져서 메모리의 내용이 잘못 독출된다거나, 혹은 α선 등에 의해 메모리의 내용이 파괴되는 소프트 에러(Soft Error) 등이 문제로 되고 있다.

상기한 문제를 해결하고 고집적화와 대용량화를 도모하기 위한 방법의 하나로서, 반도체기판 표면상에서의 평면방향의 점유면적을 증대시키는 일없이 실질적으로 캐패시터로서 기능하는 유효면적을 확대하여 캐패시터용량을 증가시키고 축적전하량을 증대시키기 위해 여러가지의 방법이 제안되고 있다. 그 하나로, 제7도(a)에 평면도를, 제7도(b) 및 제7도(c)에 단면도를 각각 나타낸 구성이 알려져 있다. 여기에서, 설명에 불필요한 부분은 일부 도면에서 생략하였다.

상기 도면에 나타낸 바와 같이, 실리콘기판(101)의 표면에 도랑(102)이 형성되고, 면내 소자의 칫수를 증대시키는 일없이 캐패시터면적을 증대시키도록 된 도랑형 캐패시터셀구조라 불리고 있는 것이 있다. 이구조에서는, p형 실리콘기판의 표면에 소자분리용 피일드산화막(103)이 형성된다. 분리된 소자영역내에는 n형 층으로 이루어진 소오스, 드레인영역(110,114)과 이들의 사이에 게이트절연막(108)을 매개하여 형성된 워드선으로도 이용되는 게이트전극(109)으로 이루어진 MOSFET가 형성된다. 또한, 도랑(102)의 내부에는 열산화막(100)을 매개하여 형성된 저장노오드전극(Storage Node Eletrdde ; 104)과 이 저장노오드전극(104)의 표면에 형성된 캐패시터절연막(105), 이 도랑(102)내에 매립된 플레이트전극(106)으로 이루어진 MOS캐패시터가 형성되어 있다. 플레이트전극(106)의 위에는 층간절연막(107)을 매개하여 워드선(109)이 형성되어 있다. 이러한 구성에서는, 도랑(102)의 내벽을 MOS캐패시터로서 이용하기 때문에, 캐패시터용량을 평판형 구조의 수배로 늘릴수 있다. 따라서, 이러한 구성을 이용함으로써, 메모리셀의 점유면적을 축소하여도 축적전하량의 감소를 방지할 수 있게 된다.

그렇지만, 상술한 종래의 구성에 있어서는, 제7도(c)에 나타낸 바와 같이 본래 형성해야 할 워드선(100)이외에 잔존해서는 안되는 단락층(200)이 플레이트전극(106)의 단부(端部 : 끝부분)로부터 기판의 표면으로 형성되어 버리는 경우가 있었다. 이 단락층(200)은, 워드선(109)만을 남기고 점선으로 나타낸 부분 모두를 이방성 에칭에 의해 제거해야 하지만, 단락층(200)만이 에칭되지 않고 잔존함으로써 형성되는 것이다. 이 단락층(200)은 제7도(c)에는 도시되지 않은 상기 워드선으로 되는 게이트전극(109)과 인접하는 워드선(109)간을 단락시키는 불량원인의 하나로 되고 있었다. 단락층(200)이 플레이트전극(106)의 단부에 잔존하는 요인은, 제7도(c)에 짧은 화살표(t1)와 긴 화살표(t2)로 나타낸 바와 같이, 이방성 에칭해야 할 도전층(점선으로 나타냄)이 에칭방향, 즉 수직방향으로 두께가 다른 영역을 갖추고 있는 점에 있다. 그 결과, 이방성 에칭을 이용하여 워드선(109)을 형성할 때, 짧은 화살표(t1)로 나타낸 부분, 즉 플레이트전극(106)의 평탄부에 있어서는 점선부분의 도전층이 완전히 제거된다. 그렇지만, 짧은 화살표(t1)로 나타낸 곳에서 도전층의 제거가 완료한 시점에서 에칭을 종료시켜 버리면, 긴 화살표(t2)로 나타낸 곳, 즉 플레이트전극(106)의 경사진 단부에는 에칭되지 않은 도전층이 남아 버려 이것이 단락층(200)으로 된다.

단락층(200)이 잔존하지 않도록 하기 위해서는, 워드선(109)을 형성하기 위한 이방성 에칭시에 이 단락층(200)도 아울러 에칭ㆍ제거해 버리면 좋다. 그렇지만, 단락층(200)에 상당하는 도전층도 에칭ㆍ제거하는 것은 본래 소정의 두께를 가지고 잔존해야 할 워드선(109)의 표면도 단락층(200)에 상당하는 두께만큼 불필요하게 에칭ㆍ제거되어 버리게 된다. 그 결과, 워드선(109)의 일부에 결손부가 발생하거나 설계치를 넘어서 얇아진 부분의 전기저항의 증대 등을 초래하여, 동작속도의 저하나 동작불량의 원인으로 된다.

단락층이 발생하는 원인을 모식적인 도면인 제8도를 이용하여 설명하면 다음과 같다.

이 제8도는 거의 평탄한 표면을 갖춘 균일한 두께의 피일드산화막(103) 위에 플레이트전극(106)이 형성되어 있는 모습을 나타내고 있다. 플레이트전극(106)은 두께 t로 나타낸 평탄부(106a)와 각도 θ로 경사져 있는 경사단부(傾斜端附; 106b)로 구성되어 있다. 경사단부(106b)의 밑부분(底部)을 경사밑면 길이라 칭하고 G로 나타내고 있다. 제7도(c)에 나타낸 바와 같이, 단락층(200)이 생성되는 요인은 플레이트전극(106)상의 에칭길이(화살표 t1,t2로 나타내었음)의 차이, 즉 제8도에서의 평탄부(106a)와 경사단부(106b)의 경사면으로부터의 에칭길이의 차이에 있다. 따라서, 경사단부(106b)의 경사각(θ)을 작게, 즉 밑면길이(G)를 길게 함에 따라 전술한 에칭길이(t1,t2)의 차이가 작아져서 단락층(200)의 생성을 회피할 수 있게 된다. 그렇지만, 근년의 메모리용량 증대요구에 따라 소자의 미세화와 고밀도화가 요구되고 있어서 밑면길이(G)를 축소시키는 방향으로 진행되고 있다. 즉, 경사각(θ)은 증대되는 경향에 있고, 제7도(c)에 나타낸 에칭길이(t1,t2)의 차는 점점 커지고 있다. 이상 설명한 바와 같이, 소자의 미세화와 고밀도화의 조건을 만족시킨 상태에서 단락층의 발생이나 워드선의 결손 등이 없는 DRAM이 요구되고 있다.

[발명의 목적]

본 발명은 상기한 사정을 고려하여 이루어진 것으로, 소자의 미세화와 고밀도화의 조건을 만족시키면서 단락층의 발생이나 워드선의 결손 등이 없는 DRAM중에서 특히 도량형 캐패시터구조를 갖춘 반도체 기억장치를 제공하고자 함에 그 목적이 있다.

[발명의 구성]

상기한 목적을 달성하기 위해 본 발명의 반도체 기억장치는, 제1도전형을 갖는 반도체기판과, 이 기판표면에 설치된 도랑, 이 도랑에 인접하는 상기 기판 표면에 형성된 MOS트랜지스터, 상기 도랑 근방의 상기 기판 표면에 형성되며, 상기 도랑의 개구부에 근접하여 이루어진 주변부에서 가장 얇은 제1영역과 상기 도랑의 개구부로부터 이간된 곳에서 가장 두거운 제2영역 및 상기 제1영역과 제2영역간에 일체로 형성되며 상기 제2영역으로부터 제1영역으로 향하여 두께가 경감하고 있는 두께감소영역으로 구성되어 있는 소자분리용 절연막 및, 상기 도랑 내부에 형성되고, 제1전극과 이 제1전극의 위에 형성된 캐패시터절연막 및 이 캐패시터절연막의 위에 형성됨과 더불어 상기 도랑의 개구부에 근접하여 이루어진 주변부로 연재되는 제2영역으로 구성되어 있으며, 더욱이 이 제2전극의 단부가 상기 소자분리용 절연막의 상기 두께감소영역의 표면상에 배치되는 캐패시터를 구비하여 구성된 것을 특징으로 한다.

[실시예]

이하, 예시도면을 참조하면서 본 발명의 실시예를 상세히 설명한다.

본 발명에 따른 반도체 기억장치의 제1실시예로서, 제1도(a), 제1도(b) 및 제1도(c)에 그 도랑구조의 DRAM의 평면도와 그 A-B선 단면도 및 C-D선 단면도를 나타냈다. 도시된 바와 같이, p형 실리콘기판(1)의 표면에는 도랑(2) 및 소자분리용 피일드산화막(3)이 형성되어 있다. 그리고 상기 p형 실리콘기판(1)의 표면에 형성된 소자분리용 피일드산화막(3)에 의해 분리된 소자영역내에는 게이트절연막(8)을 매개하여 형성된 워드선(9)으로도 이용되는 게이트전극(9)과 각 게이트전극에 자기정합(自己整合)하도록 형성된 n층으로 이루어진 소오스 및 드레인영역(10,14)에 의해 MOSFET가 형성되어 있다. 또한, 이 드레인영역(14)에 접속되도록, 도랑(2)의 내부에 열산화막(20)을 매개하여 형성된 다결정실리콘으로 이루어진 저장노오드전극(5)이 형성되어 있다. 이 저장노오드전극(5)의 표면에는 게이트/실리콘기판의 2층막으로 이루어진 캐패시터절연막(4)이 형성되어 있다. 더욱이, 도랑(2)의 내부에는 다결정실리콘막으로 이루어진 플레이트전극(6)이 매립되어 있다. 이와 같이 하여 MOS캐패시터가 형성된다.

그리고, 각 저장노오드전극(5)에 접속하도록 확산층(14s)이 형성되어 있다. 이 확산층(14s)의 타단은 MOSFET의 소오스ㆍ드레인중 한쪽의 n형 층(14)에 접속되어 있다. 또, 다른쪽의 n형 층(10)은 비트선(12)에 접속되어 있다. 그리고, 상기 게이트전극(9)은 메모리셀 매트릭스의 한방향으로 연속적으로 배열되어 워드선(9)을 구성하고 있다. 또, 이와 같이 하여 형성된 소자영역의 상층은 CVD법에 의해 형성된 실리콘기판(11)으로 피복되고, 더욱이 그 상층에는 접속공(Contact Hole)을 매개하여 n형 층(10)에 접속되는 비트선(12)이 설치되어 있다.

다음에는 제1도(c)를 이용하여 본 발명의 실시예에 대해 좀더 상세히 설명한다. 피일드산화막(3)은, 가장 얇은 제1영역(3s)과 가장 두꺼운 제2영역(3u) 및 이 제2영역(3u)으로부터 제1영역(3s)으로 향하여 두께가 경감하고 있는 두께감소영역(3t)으로 구성되어 있다. 또, 플레이트전극(6)중 기판(1)의 표면상으로 인출된 부분은 평탄부(6a) 및 경사단부(66)로 구성되어 있다. 그리고, 중요한 것은 플레이트전극(6)의 경사단부(6b)가 피일드산확막(3)의 두께감소영역(3t)상에 위치하고 있는 점에 있다. 플레이트전극(60의 평탄부(6a)의 대부분은 피일드산화막(3)의 제1영역(3s)상에 위치한다. 그리고 플레이트전극(6)의 경사단부(6b)의 선단은 피일드산화막(3)의 두께감소영역(3t)의 표면에 따른 형상으로 되어 있다. 그 결과, 상기 피일드산화막(3)의 두께감소영역(3t)의 막두께가 감소함에 따라 플레이트전극(6)의 경사단부(6b)의 막두께는 증대하는 구성으로 되어 있다.

이상과 같은 본 발명의 실시예에 의해, 제7도 및 제8도를 이용하여 설명한 종래의 결점을 개선할 수 있게 되었다. 즉, 종래에 해결이 곤란하였던 밑면길이(G)를 증대시키는 일없이 경사각(θ)을 감소시킬 수 있게 되었다. 제1도(c)로부터 알 수 있는 바와 같이, 플레이트전극(6)이 경사단부(66)의 경사각을 작게 해도 밑면길이(G)는 피일드산화막(j)의 두께감소영역(3t)의 경사면에 의해 경제적으로 그 증대를 억제할 수 있게 되었다.

다음에는 제2도를 참조하여 본 발명의 실시예의 주요부분에 대해 모식적으로 설명한다.

피일드산화막(3)은 가장 얇은 제1영역(3s)과 이 제1영역(3s)을 향하여 막두께가 경감하는 두께감소영역(3t) 및 가장 두꺼운 제2영역(3u)으로 이루어져 있다. 이 피일드산화막(3)의 위에 똑같은 두께로 형성된 플레이트전극(6)은 도면에 점선으로 나타낸 포토레지스트막(Photo-Resist Film; R)을 마스크로 하여 에칭되어, 도면에 도시된 바와 같은 평탄부(6a)와 경사단부(6b)를 갖춘 구조로 되고 있다. 플레이트전극(6)의 두께(t)와 밑면길이(G)를 제8도에 나타낸 종래의 사양과 동일한 조건으로 하는 것을 전체로 고찰해 보자. 그 결과, 두께감소영역(3t)의 접선과 경사단부(6b)의 경사면이 이루는 각도를 θ1, 접선과 수평면이 이루는 각도를 α로 하면, 수평면과 경사단부(6b)가 이루는 각도 θ2는,

θ2=θ1-α

로 된다. 즉 제8도를 이용하여 설명한 종래의 경사각도(θ)는 제2도에서의 θ1에 상당하고, 수평면과 경사면이 이루는 각도(θ2)는 종래와 비교하여 각도 α만큼 작게할 수 있게 되었음을 알 수 있다. 이와 같이 플레이트전극의 가공에 있어서 밑면길이를 길게 하지 않고, 플레이트전극 가공면의 각도를 작게 할 수 있게 된다. 따라서, 상술한 워드선간 혹은 워드선과 다른 부분과의 쇼트의 발생 등과 같은 종래의 결점을 해소할 수 있게 되었다.

다음에는 이 DRAM의 제조공정에 대해 설명한다. 여기에서는, 제3도(a)∼제3도(g)에 제1도의 A-B선 단면을, 제3도(a)∼제3도(g)에 제1도의 C-D선 단면을 나타내는 것으로 한다.

우선, 제3도(a) 및 제3도(A)에 나타낸 바와 같이 비저항(比抵抗)이 5Ωcm 정도인 p형 실리콘기판(1)의 표면에 LOCOS법에 의해 피일드산화막(3)을 형성한다. 플레이트전극 형성영역[900; 제1도(a)에 도시] 및 소자영역[901; 제1도(a)에 도시]을 제외한 영역에 막두께 700mm의 실리콘기판으로 이루어진 소자분리 절연막(3u; 제2도의 가장 두꺼운 영역에 상당함)을 형성한 후, 포토레지스트막(R1)을 마스크로해서 선택적으로 보론이온을 주입하여 고농도의 채널 스토퍼층(Channel Stopper Layer; 21)을 형성한다.

그 후, 제3도(b) 및 제3도(B)에 나타낸 바와 같이 플레이트전극 형성영역(900) 및 소자영역(901)에 열산화법에 의해 막두께 1000Å의 산화실리콘막(3s; 제2도의 가장 얇은 영역에 상당함)을 형성한다.

이어서, 제3도(c) 및 제3도(C)에 나타낸 바와 같이 저장노오드전극과 소오스ㆍ드레인(14)의 접속을 확실하게 하기 위한 n형 층(14d)을 도랑으로 되어야 할 영역의 주변에 형성한다. 그 후, 질화실리콘막(31)과 산화실리콘막(32)의 2층막으로 이루어진 도랑 마스크를 매개하여 이방성 에칭을 실시함으로써 도랑(2)을 형성한다. 더욱이, 열산화법에 의해 도랑(2)의 내벽에 산화실리콘믹(20)을 형성한다.

그리고, 제3도(d) 및 제3도(D)에 나타낸 바와 같이 도랑(2)측벽의 일부에 저장노오드전극(4)과의 접속을 위해 접속공을 형성한다. 즉, 도랑(2)의 일부에 뚫려지도록 하는 포토레지스트막(R2)을 형성한다. 이를 마스크로 하여, 불화암모늄(NH₄OH)을 이용한 등방성 에칭에 의해 도랑(2)의 측벽의 일부의 산화실리콘막(20)을 제거한다.

그 후, 제3도(e) 및 제3도(E)에 나타낸 바와 같이 포토레지스트막(R2)을 제거한 다음, 도랑 마스크로서의 2층막(31,32)을 제거하고, 저장노오드전극(4)과 캐패시터절연막(5) 및 플레이트전극(6)을 형성한다.

여기에서 상기 2층막(31,32)의 제거는 다음과 같이 하여 행한다.

먼저, 포토레지스트막(R2)을 제거한 후, 표면을 얇게 산화하고, 질화실리콘막을 충전하며, 측벽잔류를 행하여 이 질화실리콘막으로 피일드산화막(3)의 측벽을 보호한다. 이 상태에서, 불화암모늄처리를 행해 산화실리콘막(32)을 제거한다. 그리고, CDE(Chemical Dry Etching)처리를 이용하여 질화실리콘막을 제거하고, 마지막으로 경미한 불화암모늄처리를 행해 저장노오드전극의 접속부의 얇은 산화실리콘막을 제거하여 기판을 노출시킨다. 이와 같이 하여 도랑 마스크를 제거한 후, CVD법에 의해 막두께 50mm정도로 다결정 실리콘을 퇴적하고, 비소 또는 인의 이온주입 또는 인확산 등에 의해 도핑을 행한다. 이때, 도랑 측벽에 기판과 접하는 영역에서는 확산층(14s)이 형성되어 먼저 형성되어 있던 확산층(14d)과 전기적인 접속이 달성된다.

그리고, 질화실리콘막/산화실리콘막의 2층막으로 이루어진 캐패시터절연막(5)과, 이 도랑내에 플레이트전극으로 되는 다결정실리콘막을 매립하는 포토레지스트막(R3)을 마스크로 하여 피일드산화막(3)의 두께감소영역(3t)에 경사단부(6b)가 오도록 플레이트전극(6)을 패터닝한다. 이 때, 피일드산화막(3)에 두께감소영역(3t)를 설치하고, 이 두께감소영역(3t)에 플레이트전극(6)의 경사단부(6b)가 오도록 하고 있기 때문에, 플레이트전극의 가공시에 상술한 바와 같이 밑면길이가 짧아지더라도 플레이트전극 가공면의 각도를 작게 할 수 있게 된다.

이어서, 제3도(f) 및 제3도(F)에 나타낸 바와 같이 플레이트전극(6)이 패턴을 마스크로 하여 반응성 이온에칭에 의해 캐패시터절연막(5)의 질화실리콘막을 에칭ㆍ제거한다. 다음으로, 저온산화에 의해 플레이트전극의 표면을 산화하여 층간절연막(7)으로서의 실리콘기판을 형성한다. 그 후, 포토레지스트막(R4)을 마스크로 해서 불화암모늄을 이용하여 산화실리콘막을 패터닝한다. 이렇게 하여, 도랑을 이용한 MOS캐패시터가 형성되게 된다.

다음에는 통상의 방법으로 MOS트랜지스터를 형성한다.

먼저, 제3도(g) 및 제3도(G)에 나타낸 바와 같이 15mm정도의 열산화막으로 이루어진 게이트절연막(8)을 형성한다. 더욱이, 게이트전극(9)으로 되는 다결정성실리콘막을 퇴적한다. 그 후, 워드선방향에 따른 도랑의 영역에 포토레지스트막을 형성한다. 그리고, 이 포토레지스트막을 마스크로 해서 반응성 이온에칭에 의해 패턴을 형성하여 워드선으로 되는 게이트전극(9)을 형성한다. 그 후, 기판 표면을 통상의 포토리소그래피법과 반응성 이온에칭법을 이용하여 노출시키고, 비소의 이온주입을 행해 MOS트랜지스터의 소오스 또는 드레인으로 되는 n형 층(10,14)을 형성한다. 그리고, 전면을 CVD법에 의해 형성한 산화실리콘막으로 이루어진 층간절연막으로 피복한다. 마직막으로, 이 층간절연막에 접속층을 뚫고 다결정실리콘 또는 알루미늄막 등의 재료를 퇴적한 다음, 포토리소그래피법에 의한 패터닝에 의해 비트선(12)을 설치하여 DRAM을 완성한다.

이와 같이, 본 발명의 실시예의 DRAM에 있어서는, 피일드산화막에 두께감소영역을 설치하고, 이 영역에 플레이트전극의 경사단부가 오도록 하고 있으므로, 플레이트전극단(端)이 경사진 구조로 되어 플레이트전극의 가공시에 밑면길이가 짧아지더라도 플레이트전극 가공면의 각도를 작게 할 수 있게 된다.

다음에는 제4도(a) 내지 제4도(e) 및 제4도(A) 내지 제4도(E)를 이용하여 본 발명의 제2실시예에 대해 설명한다.

이 방법은, 플레이트전극 형성영역(900)에 이 플레이트전극 아래의 실리콘기판(3s)을 보호하기 위한 질화실리콘막(41) 및 산화실리콘막(42)을 형성하도록 한 것을 특징으로 하는 것이다.

먼저, 상기 제1실시예와 마찬가지로 하여, p형 실리콘기판(1)의 표면을 피일드산화하여 플레이트전극 형성영역(900) 및 소자영역(901)을 제외한 영역에 막두께 700mm의 두꺼운 산화실리콘막(3u)을 형성한다. 그 후, 선택적으로 보론이온을 주입하여 고농도의 채널 스토퍼층(21)을 형성한다. 그리고, 플레이트전극 형성영역(900) 및 소자영역(901)에 열산화법에 의해 막두께 1000Å의 얇은 산화실리콘막(3s)을 형성한다.

그 후, 제4도(a) 및 제4도(A)에 나타낸 바와 같이 플레이트전극 형성영역(900)에 이 플레이트전극 아래의 산화실리콘막(3s)을 보호하기 위한 질화실리콘막(41) 및 산화실리콘막(42)을 형성한다.

이어서, 제4도(b) 및 제4도(B)에 나타낸 바와 같이, 상기 제1실시예와 마찬가지로 저장노오드전극과 소오스ㆍ드레인(14)의 접속을 확실하게 하기 위한 n형 층(14d)을 도랑으로 되어야 할 영역의 주변에 형성한다. 그 후, 도랑 마스크로 되는 게이트(31)과 실리콘기판(32)의 2층막을 퇴적한다.

다음에, 제4도(c) 및 제4도(C)에 나타낸 바와 같이 질화실리콘막(31) 및 산화실리콘막(32)을 패터닝하여 도랑 마스크로 형성한다. 이 도랑 마스크를 매개하여 이방성 에칭에 의해 도랑(2)을 형성한다. 더욱이, 열산화법에 의해 도랑 내벽에 산화실리콘막(20)을 형성한다.

그리고, 제4도(d) 및 제4도(D)에 나타낸 바와 같이, 상기 제1실시예와 마찬가지로 도랑(2)의 측벽의 일부에 저장노오드전극(4)과의 접속을 위한 접속공을 형성하고, 저장노오드전극(4)을 형성한다.

더욱이, 제4도(e) 및 제4도(E)에 나타낸 바와 같이 캐패시터절연막(5) 및 플레이트전극(6)을 형성하고, 피일드절연막(3)의 두께감소영역(31)에 플레이트전극단(E)이 오도록 플레이트전극(6)을 패터닝한다. 이 경우도, 상기 제1실시예의 경우와 마찬가지로 피일드산화막의 두께감소영역에 플레이트전극단이 오도록 하고 있기 때문에, 플레이트전극의 가공에 있어서 밑면길이가 짧아지더라도 플레이트전극 가공면의 각도를 작게 할 수 있게 된다. 그리고, 상기 제1실시예의 경우와 마찬가지로 하여, 통상의 방법에 의해 MOS트랜지스터를 형성하여 DRAM을 완성한다. 이 방법에서는, 플레이트전극 아래의 얇은 절연막(3s)이 보호막(41,42)으로 피복되어 있어서 공정중에서의 막두께의 감소가 없기 때문에, 최초의 막두께를 상기 제1실시예의 경우에 비해 얇게 할 수 있게 된다.

다음에는 제5도(a) 내지 제5도(e) 및 제5도(A) 내지 제5도(E)를 참조하여 본 발명의 제3실시예에 대해 설명한다.

이 방법은, 종래의 방법과 마찬가지로 하여 피일드산화막을 형성한 후, 플레이트전극 형성영역(900)의 피일드산화막을 도중까지 제거하여 얇은 실리콘기판(3s)을 형성하도록 한 것을 특징으로 하는 것이다.

먼저, 제5도(a) 및 제5도(A)에 나타낸 바와 같이 p형 실리콘기판(1)의 표면을 산화하여 소자영역(901)을 제외한 영역에 막두께 700mm의 산화실리콘막으로 이루어진 피일드산화막(3)을 형성한다. 그 후, 플레이트전극 형성영역에만 뚫려지도록 하는 포토레지스트막(P1)을 형성한다.

그리고, 제5도(b) 및 제5도(B)에 나타낸 바와 같이 상기 포토레지스트막(P1)을 마스크로 해서 선택적으로 도중까지 피일드산화막(3)을 에칭하여 얇은 산화실리콘막(3s)으로 한 다음, 동일한 마스크를 이용하여 선택적으로 보론이온을 주입하여 고농도의 채널 스토퍼층을 형성한다.

이어서, 제5도(c) 및 제5도(C)에 나타낸 바와 같이 재차 표면의 산화를 실행한 후, 도랑 마스크로 되는 질화실리콘막(31)과 산화실리콘막(32)의 2층막을 퇴적한다.

그 후, 제5도(d) 및 제5도(D)에 나타낸 바와 같이 질화실리콘막(31) 및 산화실리콘막(32)을 패터닝하여 도랑 마스크를 형성한다. 이 도랑 마스크를 매개하여 이방성 에칭에 의해 도랑(2)을 형성한다. 더욱이 열산화법에 의해 도랑 내벽에 산화실리콘막(20)을 형성한다.

그리고, 제5도(e) 및 제5도(E)에 나타낸 바와 같이, 상기 제1 및 제2실시예와 마찬가지로 도랑(2)의 내벽의 일부에 저장노오드전극(4)과의 접속을 위한 접속공을 형성하고, 저장노오드전극(4)을 형성한다. 더우깅, 캐패시터절연막(5) 및 플레이트전극(6)을 형성하고, 피일드산화막(3)의 두께감소영역(3t)에 플레이트전극단(E)이 오도록 플레이트전극(6)을 패터닝한다. 그 후, 표면산화를 행해 층간절연막(7)을 형성한다. 이 경우도, 상기 제1 및 제2실시예의 경우와 마찬가지로, 피일드산화막의 두께감소영역(3t)에 플레이트전극단이 오도록 하고 있기 때문에, 플레이트전극 가공에 있어서 밑면길이가 짧아지더라도 플레이트전극 가공면의 각도를 작게할 수 있게 된다. 그리고, 상기 제1 및 제2실시예의 공정과 마찬가지로 하여, 통상의 방법에 의해 MOS트랜지스터를 형성하여 DRAM을 완성한다.

제6도는 이 제3실시예의 주요부의 동작을 모식적으로 나타낸 것으로, 상술한 다른 실시예와 비교하여 피일드산화막(3)의 두께감소영역(3t)에서의 경사각을 보다 크게 할 수 있게 된다. 그 결과, 보다 밑면길이를 짧게 하더라도 플레이트전극 가공면의 각도를 작게 유지할 수 있게 된다.

한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 피일드산화막에 두께감소영역을 설치하고, 이 두께감소영역에 플레이트전극단이 오도록 하고 있기 때문에, 플레이트전극 가공에 있어서 밑면길이가 짧아지더라도 플레이트전극 가공면의 각도를 작게 할 수 있고, 그에 따라 고밀도화시에도 워드선의 가공공정의 측벽잔류에 의한 워드간의 단락의 발생을 방지하여 신뢰성 높은 DRAM을 제공할 수 있게 된다. 또, 본 발명의 제1실시예에서는, 피일드산화막의 형성시에 플레이트전극 형성영역에는 피일드산화막이 형성되지 않도록 하고, 플레이트전극 형성영역도 소오스, 드레인 및 게이트영역으로 되도록 하고 있기 때문에, 피일드산화막의 형성공정에서의 마스크를 변경하는 것만으로 하등 공정을 부가하지 않고 용이하게 상기 구조를 얻을 수 있게 된다. 또한, 본 발명의 제1실시예에 의하면, 소자분리공정에 있어서 피일드산화막 형성후 플레이트전극 형성영역의 피일드산화막을 제거하는 공정을 부가하여 플레이트전극 아래에서 피일드산화막이 플레이트전극 이외의 영역보다도 얇아지도록 하고 있기 때문에, 이 경우에도 용이하게 상기 구조를 얻을 수 있게 된다.

Claims

제1도전형을 갖는 반도체기판(1)과, 이 기판(1) 표면에 설치된 도랑(2), 이 도랑(2)에 인접하는 상기 기판(1) 표면에 형성된 MOS트랜지스터, 상기 도랑(2) 근방의 상기 기판(1) 표면에 형성되며, 상기 도랑(2)의 개구부에 근접하여 이루어진 주변부에서 가장 얇은 제1영역(3s)과 상기 도랑(2)의 개구부로부터 이간된 곳에서 가장 두꺼운 제2영역(3u) 및 상기 제1영역(3s)과 제2영역(3u)간에 일체로 형성되며 상기 제2영역(3u)으로부터 제1영역(3s)으로 향하여 두께가 경감하고 있는 두께감소영역(3t)으로 구성되어 있는 소자분리용 절연막(3) 및, 상기 도랑(2) 내부에 형성되고, 제1전극(5)과 이 제1전극(5)의 위에 형성된 캐스패시터절연막(4) 및 이 캐패시터절연막(4)의 위에 형성됨과 더불어 상기 도랑(2)의 개구부에 근접하여 이루어진 주변부로 연재되는 제2전극(6)으로 구성되어 있으며, 더욱이 이 제2전극(6)의 경사단부(6b)가 상기 소자분리용 절연막(3)의 상기 두께감소영역(3t)의 표면상에 배치되고, 상기 제2전극(6)의 평탄부(6a)가 상기 소자분리용 절연막(3)의 상기 제1영역(3s)상에 위치하며, 또한 상기 제2전극(6)의 경사단부(6b)의 선단을 상기 소자분리용 절연막(3)의 상기 두께감소영역(3t)의 표면에 따른 형상으로 한 캐패시터를 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 반도체기판(1)은 실리콘으로 이루어지고, 상기 제1 및 제2전극(5,6)은 다결정실리콘으로 이루어지며, 상기 캐패시터절연막(4)은 질화실리콘막과 산화실리콘막의 2층막으로 이루어진 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 제2전극(6)의 상기 두께감소영역(3t) 위에서의 단면(6b)과 상기 제2전극(6)의 표면에 있어서 상기 제1영역(3s)상에 위치하는 표면과 평행한 평면과의 각도(θ2)가 상기 단면(6b)과 이 단면(6b)에 대향하는 상기 두께감소영역(3t) 표면과의 각도(θ1)보다 작은 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 소자분리용 절연막(3)의 상기 제1영역(3s), 제2영역(3u) 및 두께감소영역(3t)의 밑면을 동일면으로 한 것을 특징으로 하는 반도체 기억장치.
제1도전형의 반도체기판(1)과, 이 기판(1) 표면에 설치된 도랑(2), 이 도랑(2)에 인접하는 상기 기판(1) 표면에 형성된 소오스 또는 드레인영역으로 되는 한쌍의 제2도전형 영역(10,14), 이 한쌍의 제2도전형 영역(10,14)간의 기판(1) 표면에 설치된 게이트절연막(8), 이 게이트절연막(8) 위에 설치된 게이트전극(9), 상기 소오스 또는 드레인영역(10,14)중 상기 도랑(2)에 인접하는 영역에 일단이 접속되고 표면이 상기도랑(2)의 내면에 노출하도록 형성된 제2도전형의 접속영역(14s), 상기 도랑(2) 근방의 상기 기판(1) 표면 및 상기 접속영역(14s) 표면의 일부가 노출하도록 상기 도랑(2)의 내면에 형성되며, 사익 도랑(2)의 개구부에 근접하여 이루어진 주변부 및 도랑(2)의 내면에서 가장 얇은 제1영역(3s)과 상기 도랑(2)의 개구부로부터 이간된 곳에서 가장 두꺼운 제2영역(3u) 및 상기 제1영역(3s)과 제2영역(3u)간에 일체로 형성되며 상기 제2영역(3u)으로부터 제1영역(3s)으로 향하여 두께가 경감되고 있는 두께감소영역(3t)으로 구성되어 있는 소자분리용 절연막(3), 상기 도랑(2)내의 상기 접속영역(14s)의 표면 및 상기 소자분리용 절연막(3) 표면에 형성된 제1전극막(5), 이 제1전극막(5) 표면에 형성된 캐패시터절연막(4) 및, 이 캐패시터절연막(4)의 표면상 및 상기 도랑(2)의 개구부에 근접하여 이루어진 주변부에 연재하여 설치된 제2전극(6)을 구비하여 구성되고, 상기 제2전극(6)의 경사단부(6b)가 상기 소자분리용 절연막(3)의 상기 두께감소영역(3t)의 표면상에 배치되고, 상기 제2전극(6)의 평탄부(6a)가 상기 소자분리용 절연막(3)의 상기 제1영역(3s)상에 위치하며, 또한 상기 제2전극(6)의 경사단부(6b)의 선단을 상기 소자분리용 절연막(3)의 상기 두께감소영역(3t)의 표면에 따른 형상으로 한 것을 특징으로 하는 반도체 기억장치.
제5항에 있어서, 상기 반도체기판(1)은 실리콘으로 이루어지고, 상기 제1 및 제2전극(6)은 다결정실리콘으로 이루어지며, 상기 캐패시터절연막(4)은 질화실리콘막과 산화실리콘막의 2층막으로 이루어진 것을 특징으로 하는 반도체 기억장치.
제5항에 있어서, 상기 제2전극(6)의 상기 두께감소영역(3t) 위에서의 단면(6b)과 상기 제2전극(6)의 표면에서 상기 제1영역(3s)상에 위치하는 표면과 평행한 평면과의 각도(θ2)가 상기 단면(6b)과 이 단면(6b)에 대향하는 상기 두께감소영역(3t)의 표면과의 각도(θ1)보다 작은 것을 특징으로 하는 반도체 기억장치.
제5항에 있어서, 상기 소자분리용 절연막(3)의 상기 제1영역(3s), 제2영역(3u) 및 두께감소영역(3t)의 밑면을 동일면으로 한 것을 특징으로 하는 반도체 기억장치.