KR910002038B1 - 반도체 기억장치 - Google Patents

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KR910002038B1
KR910002038B1 KR1019870001400A KR870001400A KR910002038B1 KR 910002038 B1 KR910002038 B1 KR 910002038B1 KR 1019870001400 A KR1019870001400 A KR 1019870001400A KR 870001400 A KR870001400 A KR 870001400A KR 910002038 B1 KR910002038 B1 KR 910002038B1
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마사시 와다
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가부시키가이샤 도시바
와타리 스기이치로
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 (a)는 본 발명의 제1 실시예에 따른 DRAM의 주요부분의 평면도.
제1도 (a)는 제1도 (A)의 A­A′선 단면도.
제1도 (c)는 제1도 (b)에 도시된 DRAM의 주요부분의 사시도(알루미늄배선과 하부절연층의 도시는 생략).
제2도 (a)~제2도 (e)는 본 발명에 따른 DRAM의 제조공정을 설명하기 위한 단면도.
제3도는 본 발명의 제2 실시예에 따른 DRAM중 주요부분의 단면도.
제4도는 본 발명의 제3 실시예에 따른 DRAM중 주요부분의 단면도.
제5도 (a)와 제5도 (b)는 본 발명의 제4 실시에에 따른 DRAM의 제조공정을 나타낸 단면도.
제6도는 본 발명의 제5 실시예에 따른 DRAM의 사시도로서, 제1도 (c)에 대응되는 사시도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 도랑
3 : 열산화층 4 : 실리콘층
5 : 캐패시터전극 6 : 게이트절연층
7 : 게이트전극 9 : 절연층
10 : 알루미늄배선 11 : 콘택트홀
12 : 홀 13 : 홀
14 : n형 층 15 : CVD절연층
81 : 소오스영역 82 : 드레인영역
[산업상의 이용분야]
본 발명은 반도체기억장치에 관한 것으로서, 특히 1개의 트랜지스터와 1개의 캐패시터로 이루어진 메모리셀을 여러개 포함하여 구성되는 MOS다이내믹형 랜덤 억세스 메모리에 관한 것이다.
[종래의 기술 및 그 문제점]
1개의 캐패시터와 1개의 MOS트랜지스터로 1개의 메모리셀이 구성되는 MOS다이내믹형 랜덤 억세스 메모리(이하 DRAM이라 약칭함)는 이미 반도체기억장치의 일종으로 잘 알려져 있는데, 이런 DRAM에서는 상기한 캐패시터는 전기적으로 충전시키는가 아닌가에 따라서 정보를 기록하는 한편, MOS트랜지스터를 통해 비트선쪽으로 상기 캐패시터에 저장된 전하를 방전시키고 이 비트선의 전위변화를 검출함으로써 정보를 독출하게끔 되어 있다.
최근에는 반도체제조기술이 크게 발달하고 특히 미세한 가공기술이 진보됨에 따라 이러한 DRAM의 대용량화가 급속히 추진되고 있는 바, 여기서 DRAM을 더욱 대용량화하는데 관건이 되는 것은 메모리셀의 점유면적을 최소화하면서 셀의 캐패시턴스(용량)를 어떻게 증대하느냐 하는 점에 있다.
이런 DRAM으로부터 정보를 독출하는 동안에 발생되는 전위변화의 크기는 MOS캐패시터에 축적된 전하량으로 결정되고, 동작상의 여유나 소프트에러에 대한 여유를 고려하여 최소한의 필요전하량이 정해진다. 또한, 축적전하량은 MOS캐패시터의 용량과 인가전압으로 정해지는데, 여기서 인가전압의 크기는 전원전압에 의해 결정되므로 MOS캐패시터의 용량을 가능하면 크게 확보해 놓을 필요가 있다.
상기한 이유로 MOS캐패시터의 용량을 증가시키기 위해서는 캐패시터 절연층의 두께를 얇게 하거나 캐패시터절연층의 유전상수를 크게 하는 것, 캐패시터영역을 넓히는 것등을 고려할 수 있지만, 캐패시터절연층의 두께를 얇게 하는 것은 DRAM의 신뢰성 때문에 제한을 받게 되고, 유전상수를 크게 하기 위해서 SiO2대신에Si3N4를 캐패시터절연층으로 사용할 수 있으나, 이러한 제조방법은 최종적으로 완성되는 DRAM의 신뢰도상에 문제를 일으키므로 비현실적이다.
이런 이유로 필요한 용량을 확보하기 위한 MOS트랜지스터의 면적을 크게 하는 것을 고려할 수 있으나, 이런 방법에 따르면 메모리셀의 면적을 줄여서 DRAM의 고집적화를 달성하는데 큰 어려움을 겪게 된다.
상기한 문제점들과 관련하여 반도체기판에 도랑을 파고 이 도랑의 측벽을 이용함으로써 메모리셀의 점유면적을 크게 하는 일 없이 MOS캐패시터의 셀용량을 증가시킬 수 있는 메모리셀을 제조하는 공정이 이미 제안되어 있다.
이런 도랑형 캐패시터에 따르면, 전하축적 기억노오드가 기판내에 형성되고, 기판상에 형성된 캐패시터전극이 다수의 메모리셀에 대해 공통전극으로 동작하는데, 기판상에 설치되는 공통전극은 셀프레이트로서 간주되며 기준전위(통상 접지전위)를 유지하도록 설계되기 때문에 이런 점에서 도랑형 캐패시터는 평면형 캐패시터의 경우와 다르지 않다. 따라서 소프트에러에 관한 결점은 상존하게 된다.
여기서 소프트에러라 하는 것은 DRAM칩을 포함하고 있는 패키지로부터 발생된 α입자가 칩의 기판내로 유입됨으로써 메모리소자내에 저장된 정보가 파괴되어 버리는 것을 뜻하는 바, 이런 소프트에러는 메모리셀의 크기가 작아질수록 더욱 현저하게 나타난다.
한편, 1985년 발생 "IEDM Digest of technical papers"의 696페이지 제7도에는 SOI구조(Silicon­On­Insulator구조)로 된 DRAM이 발표되어 있는데, 이것은 소프트에러의 문제에 대한 해결책으로 고안된 것이다. 그러나, 기판상에 절연층을 통해 전기적으로 절연되게끔 MOS트랜지스터를 설치함으로써 간단하게 구성되는 상기 DRAM은 다음의 이유로 인해 전술한 소프트에러를 충분히 억제할 수 없다.
즉, 상기한 SOI구조의 도랑형 캐패시터와 MOS트랜지스터가 단순하게 서로 조합되는 경우, 실리콘층상에 설치된 MOS트랜지스터의 소오스영역은 확산에 의해 반도체기판내에 형성된 캐패시터전극과 전기적으로 접속되므로 소오스영역이 기억노오드로서 동작하게된다. 바꿔말해 기억노오드가 기판으로부터 완벽하게 분리되지 않게 된다.
[발명의 목적]
본 발명은 상기한 실정을 감안하여 발명된 것으로서, 간단한 구조로 메모리셀의 소형화를 도모함과 더불어 소프트에러를 효과적으로 억제할 수 있는 MOS DRAM을 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
본 발명이 구현되는 DRAM메모리셀에 있어서는 MOS트랜지스터가 절연층에 의해 기판으로부터 분리되어 도상(島狀)의 반도체층상에 형성되고, 캐패시터는 절연층에 의해 분리되는 형태로 반도체 기판에 뚫려진 도랑내에 캐패시터전극을 매립함으로써 도랑형으로 형성된다.
이러한 특징을 지닌 본 발명의 메모리셀이 종래 장치와 궁극적으로 상이한 점은 다음과 같다.
(1) 반도체 기판이 다수의 메모리셀에 대해 공통캐패시터전극으로 사용된다.
(2) 도랑내에 매립되는 독립적인 캐패시터전극은 각 메모리셀에 대해 독립적인 기억노오드로 동작한다.
(3) 도랑내에 매립되는 독립적인 캐패시터전극과 도상의 반도체층상에 형성되는 MOS트랜지스터의 소오스영역은 전기적으로 서로 접속된다. 실제로, 독립적인 캐패시터전극과, MOS트랜지스터의 소오스와 드레인 영역이 형성되는 도상의 반도체층은 일체로 제조되게 된다.
[실시예]
이하, 본 발명을 예시도면에 의거 각 실시예별로 상세히 설명한다.
제1도(a)~제1도(C)는 본 발명의 제1 실시예에 따른 DRAM중 주요부분의 평면도와 그 A­A′선 단면도 및 사시도를 각각 나타낸 것으로서, 도면에서 알 수 있듯이 도랑(2)은 여러 메모리셀의 캐패시터영역과 접하는 곳에서 P형 실리콘기판(1)내에 형성된다.
또한, 캐패시터절연층으로 동작하면서 기판(1)으로부터 MOS트랜지스터를 전기적으로 분리시키는 분리층으로 동작하는 열산화층(3)은 상기 도랑(2)이 형성되어진 기판(1)의 표면부상에 형성되고, 다수의 도상(島狀)의 실리콘층(4)은 상기 열산화층(3)이 형성되는 기판(1)상의 해당부분에 위치하게 되는데, 이 도상의 실리콘층(4)은 두개의 도랑(2)에 걸쳐 장방향으로 형성된다.
상기 도상의 실리콘층(4)중에서 도랑(2)내에 매립되는 부분은 n+캐패시터전극(5)으로 동작하게 되고, MOS트랜지스터는 각 실리콘층(4)내에 형성된다. 즉, MOS트랜지스터는 n+형 소오스영역(81)과 n+형 드레인영역(82), 이 소오스영역(81)과 드레인영역(82)간에서 실리콘층(4)상에 형성되는 게이트절연층(6), 이 게이트절연층(6)상에 형성되는 게이트전극(7)등으로 구성된다. 본 실시예에서 상기 게이트절연층(6)은 열산화층으로 되어 있다.
제1도 (B)에서 알 수 있듯이, MOS트랜지스터의 소오스영역(81)은 독립된 캐패시터전극(5)과 함께 형성되는 n+형 층으로 되어 있고, 1개의 도상 실리콘층(4)에는 2개의 메모리셀이 형성된다.
한편, MOS트랜지스터의 드레인영역(82)은 2개의 메모리셀에 대해 공통으로 사용되게 되고, 게이트전극(7)들은 상기 도상의 실리콘층(4)과 직각이 되는 방향으로 종적으로 배치되어 워드선으로 동작하게 된다.
위에서 설명한 것처럼, 본 발명에 따른 DRAM은 MOS트랜지스터와 독립적인 캐패시터전극(5)이 기판(1)상에 전기적으로 분리된 상태로 설치된 도상의 실리콘층(4)내에 형성된다는 점에 그 특징이 있는데, 이러한 설치상태에 있어서 상기한 독립적인 패캐시터전극(5)은 각각의 메모리셀에 대해 독립적인 기억노오드로서 동작하게 된다. 또한 기판(1)은 모든 메모리셀에 대해 공통캐패시터전극, 즉 소위 셀플레이트로서 사용되게 된다.
한편, MOS트랜지스터와 캐패시터가 설치되는 기판상에는 CVD공정에 의해 절연층(9)이 형성되고, 이 절연층(9)상에는 알루미늄 배선(10)이 형성되는 바, 이 알루미늄 배선(10)은 절연층(9)내에 마련된 콘택트홀(11)을 통해 전술한 드레인영역(82)에 접속됨과 더불어 워드선과 교차하는 방향으로 연장된다. 이들 알루미늄배선(10)은 비트선으로 동작하게 된다.
다음으로 제2도 (A)~제2도 (E)를 참조해서 본 실시예에 따른 DRAM의 제조공정을 설명한다.
제2도 (A)에 도시된 것처럼, P형 실리콘기판(1)의 캐패시터영역내에 공지의 반응성 이온엣칭법(RIE)을 이용하여 도랑(2)을 형성한다. 이때 제2도 (B)에서처럼 상기 굴착된 도랑(2)의 기판(1)상에 두께 100Å정도의 열산화층(3)을 형성하고, 그후 다결정실리콘층(4)을 도포한다. 여기서 상기 열산화층(3)은 기판(1)으로부터 다결정실리콘층(4)을 전기적으로 분리시킴과 더불어 캐패시터절연막으로 사용된다.
다음으로 제2도 (C)처럼 상기 실리콘층(4)을 주지된 PEP공정으로 선택적으로 에칭하여 다수의 도상영역(島狀令域)으로 분리하는데, 여기서 각 도상의 실리콘층(4)은 각각 2개의 도랑[2 ; 제1도(A) 참조]에 걸쳐지도록 장방형으로 패터닝된다. 그후 실리콘층(4)을 레이저빔 어닐링(laser beam annealing)을 시행하여 단결정체로 변환시킨다. 여기서 상기 어닐링공정은 실리콘층(4)이 도상의 패턴으로 나뉘어지기전에 실시할 수도 있다.
그리고 도랑(2)이 있는 영역인 실리콘층(4)의 캐패시터형성영역에 불순물을 도우프하게 되는바, 이 불순물 도우핑으로 n+캐패시터전극(5)의 저항치가 낮아지게 된다.
다음으로 제2도 (D)에 도시한 것처럼 도상의 실리콘층(4)상에 게이트절연층(6)을 형성하고 또 다결정실리콘층으로 된 게이트전극(7)을 형성하게 되는데, 여기서 게이트절연층(6)은 100Å두께 정도의 열산화층으로 하고, 상기 게이트전극(7)은 제1도 (A)~제1도 (C)에 도시된 것처럼 도상의 실리콘층(4)과 교차되는 방향으로 연장한다. 그후 게이트 전극(7)을 마스크로 이용하는 불순물의 이온주입으로 n+형의 소오스영역(81)과 드레인영역(82)을 형성한다. 이 경우에 소오스영역(81)은 캐패시터전극(5)과 일체로 n+층으로서 형성된다.
다음에는 제2도 (E)에 도시한 것처럼 전체구조상에 CVD공정으로 절연층(9)을 형성하고, 이 절연층(9)내에 콘택트홀(11)을 마련한 후, 최종적으로 상기 절연층(9)상에 비트선으로 동작하는 알루미늄배선(10)을 형성한다.
상술한 실시예의 DRAM은 도랑의 측벽이 캐패시터로 사용되므로 작은 셀 영역으로 큰 용량을 구현할 수 있게 된다. 이러한 관점에서 본 발명의 반도체기억장치는 종래의 도랑형 캐패시터와 같은 용량을 갖게 되지만, 종래의 DRAM에서 작동하는 전극과 반대방향으로 캐패시터전극이 설치되는 트렌치형 캐패시터가 제공된다는 점에서 종래의 DRAM과 상이점이 있다.
즉, 본 발명의 DRAM에서는 기판(1)이 모든 메모리셀의 공통캐패시터 전극(셀플레이트)으로 동작하고, 더우기 각 메모리셀의 MOS트랜지스터와 이 MOS트랜지스터의 소오스영역(81)에 접속되어 기억노오드로 동작하는 캐패시터전극(5)이 열산화층(3)에 의해 기판(1)으로부터 전기적으로 분리된 실리콘층(4)에 형성되게 된다.
따라서, 본 실시예에 따른 DRAM에서는 정보전하가 각 도랑(2)내에 매립된 캐패시터전극(5)내에 저장되기 때문에, α입자의 입사에 기인하여 기판(1)내에 전하가 발생해도 이것이 메모리셀의 기억노오드인 개패시터전극(5)에 유입되는 것이 방지되어 종래의 DRAM에서 문제로 되었던 소프트에러에 대해 안전하게 보호된다. 또한, 종래와 동일한 수준으로 소프트에러에 대한 내성을 유지시켜도 충분한 경우에는 종래보다 도랑(2)을 얕게 굴착해도 되므로, 직경이 좁고 깊은 도랑을 만들어야 하는 경우에 비해 본 발명은 제조기술상 큰 잇점을 제공할 수 있다.
또한, 종래의 DRAM에서는 기억노오드가 반도체기판내에 형성되기 때문에 메모리셀간의 분리를 확실히 하기 위해서 챈널스톱퍼로 작용하는 불순물확산층이나 두꺼운 피일드절연층이 필요하게 되는데 반해, 본 실시예에 있어서는 기판상에 그 사이에 절연층을 매개하면서 형성된 도상의 실리콘층내에 기억노오드가 형성되기 때문에 메모리셀간의 전기적 분리가 확실해져서 그와 같은 고려가 불필요하게 된다.
한편, 상술한 실시예에서는 실리콘층(4)이 기판(1)과 완전하게 분리되는 상태로 형성되지만, 레이저빔 어닐링에 의해 다결정실리콘층이 단결정화되는 경우에는 다결정실리콘층의 일부가 단결정실리콘기판에 접촉되어 있는 것이 바람직하게 되는 바, 이는 접촉영역이 레이저빔 어닐링시에 결정성장의 핵으로 작용하기 때문이다.
제3도는 상기한 경우를 고려한 본 발명의 제2 실시옐를 나타낸 것으로, 본 도면에서 제1도 (A), (C)와 동일한 부분에는 같은 참조부호를 붙이고 그에 대한 설명은 생략한다.
이 제3도에서 알 수 있듯이, 제2 실시예에 따른 DRAM에 있어서는 MOS트랜지스터의 게이트전극(7) 아래에 있는 실리콘층(4) 아래의 열산화층(3)중 일부에 홀(12)이 마련되어 있다는 점에 특징이 있는 바, 여기에서 실리콘층(4)은 상기 홀(12)을 통해 기판(1)과 접촉하게 된다.
이러한 제1 실시예에 따르면 레이저빔 어닐링에 의해 실리콘막(4)이 양질의 단결정으로 되기 쉽고, 따라서 특성이 우수한 스위칭 MOS트랜지스터를 얻을 수 있다. 여기서 게이트전극(7) 아래서 실리콘층(4)이 기판(1)과 접촉한다는 것은 소자특성에 나쁜 영향을 끼치지 않는 바, 이것은 MOS트랜지스터의 전류통로가 실리콘층(4)의 표면영역내에 형성되고, 홀(12)을 통해 기판(1)과 접촉하는 실리콘층(4)의 접촉부분은 트랜지스터의 동작에는 그다지 영향을 끼치지 않기 때문이다.
더우기, 실리콘층(4)이 P형이나 i형이라면 n+형 소오스영역(81)이 홀(12)을 통해 기판(1)과 접촉하지 않는 한 캐패시터에서의 누설전류는 증가하지 않게 된다.
또한 상기 제1 실시예에서는 MOS트랜지스터의 기판영역이 부유형(floating type)으로 되어 있는데 반해, 본 제2 실시예에서는 MOS트랜지스터의 기판영역과 기판(1)이 고정된 전위로 설정되기 때문에 MOS트랜지스터의 특성의 안정화를 도모할 수 있게 된다.
제4도는 본 발명에 따른 제3 실시예의 단면도로서, 본 실시예가 상기 제2 실시예와 다른 점은 홀(13)이 드레인영역(82)의 아래에 있는 MOS트랜지스터의 영역에 마련되어 있다는 것에 있다.
따라서 이 경우는 드레인영역(82)내에 확산되는불순물이 기판(1)으로 약간 스며들어 n형층(14)이 형성되게 되는데, 이 제3 실시예에서도 제2 실시예와 동일한 효과를 거둘 수 있다.
이상에서 설명한 각 실시예에서 도랑내에 매립되는 캐패시터전극과 MOS트랜지스터가 형성되는 실리콘층은 CVD공정의 단일스텝을 통해 동일한 층에 제조된다. 그러나 이러한 층은 2단계로 형성될 수 있다.
제5도 (A)(B)는 본 발명의 제4 실시에에 따른 DRAM의 제조공정을 설명하기 위한 단면도로서, 제5도 (A)에서 알 수 있듯이 실리콘기판(1)내에 도랑(2)를 형성한 후 산화층(3)을 형성하고, 이어 고농도의 불순물이 도우프된 제1 n+형 다결정실리콘층(41)을 도랑(2)의 내부에만 매립한다. 이러한 구조는 예컨대 제2도 (B)에 도시된 것처럼 실리콘층(4)을 편평하게 퇴적시킨 후 산화층(3)이 노출될 때까지 실리콘층(4)을 엣칭해서 불순물을 주입하여 형성시킬 수도 있다.
다음으로 제5도 (B)에 도시된 것처럼 제2 다결정실리콘층(42)을 전면적으로 퇴적하고, 이 제2 다결정실리콘층(42)을 그후 도상(島狀)으로 패터닝함으로써 제2도 (C)에 도시된 동일한 구조를 얻을 수 있다. 그 후에는 위에서 설명한 실시예에서의 동일한 단계에 따라 DRAM을 제조하게 된다.
이와 같은 제4 실시예는 도랑(2)에 매립되는 캐패시터전극이 낮은 저항치로 된다는 점에 그 특징이 있다.
이상의 각 실시예에서는 실리콘층이 얇은 열산화막에 의해서 기판으로부터 분리되기 때문에 도상의 실리콘층과 교차하는 게이트전극은 얇은 열산화막이 있는 도상의 실리콘층을 기판과 마주보게 된다. 그 결과 게이트전극, 즉 워드선은 큰 부유용량을 갖게 되는데, 이러한 부유 용량을 감소시키기 위해서는 도상의 실리콘층들간에 개재하는 영역내에 절연층을 매립하는 것이 유용하다.
제6도는 본 발명의 제5 실시예에 따른 DRAM의 사시도로서, 제1도 (C)에 대응되게 도시한 것이다. 이 제6도의 구조는 실리콘층(4)을 도상으로 패터닝한 다음 엣치­백 기술로 도상의 실리콘층(4)간에 CVD절연층(15)을 매립함으로써 실현된다. 이런 제6도의 구조에 따르면 게이트전극(7)의 부유용량이 감소됨은 물론, 기판이 게이트전(7)의 형성이전에 편평한 표면을 갖게 되므로 게이트전극(7)이 단차부분에서 깨어지는 것을 방지할 수 있게 되어 게이트전극(7)을 높은 정밀도로 패터닝하는 효과를 거둘 수 있다.
이상에서 설명한 각 실시예에서 독립적인 캐패시터전극과 MOS트랜지스터의 반도체층은 다결정실리콘층으로 형성된 후 단결정실리콘층으로 단결정화 된다. 그러나 상기 다결정실리콘층은 비정질실리콘층으로 대체될 수 있다.
또, 본 발명은 그 요지를 벗어나지 않는 범위에서 여러가지로 변형실시될 수 있다.
[발명의효과]
이상 설명한 바와 같이 본 발명에 의하면, 간단한 구조로 메모리셀의 소형화를 도모함과 더불어, 소프트에러를 효과적으로 억제할 수 있는 MOS DRAM을 제공할 수 있게된다.

Claims (5)

  1. 반도체기판상에 1개의 캐패시터와 1개의 MOS트랜지스터로 이루어진 메모리셀을 여러개 집적형성시켜서 된 MOS DRAM에 있어서, 상기 기판은 여러개의 메모리셀에 대해 공통캐패시터전극으로서 사용되고, 상기 캐패서터는 기판내에 뚫린 도랑내에, 캐패시터용량을 형성하면서 상기 기판상에 배치된 절연층을 통해 매립되어 전하축적용 기억노드로서 사용되는 독립적인 캐패시터전극을 갖추어서 구성되며, 상기 MOS트랜지스터는 상기 절연층에 의해 기판과 전기적으로 분리된 상태에서 캐패시터전극에 접속되도록 기판상에 형성되는 도상의 반도체층과, 이 반도체층에 형성되는 소오스와 드레인영역, 상기 반도체층상에 형성되는 게이트절연층 및 이 게이트절연층상에 설치되는 게이트전극으로 구성되어 있는 것을 특징으로 하는 MOS DRAM.
  2. 제1항에 있어서, MOS트랜지스터가 형성되는 반도체층과 독립적인 캐패시터전극이 일체로 형성되는 실리콘층으로 이루어져 있는 특징으로 하는 MOS DRAM.
  3. 제1항에 있어서, 캐패시터절연층은 기판을 열적으로 산화시켜서 형성되는 것이고, 반도체층은 상기 캐패시터절연층과 함께 일체로 형성되는 산화층에 의해 기판으로부터 완전히 분리되는 것을 특징으로 하는 MOS DRAM.
  4. 제1항에 있어서, 캐패시터절연층은 기판을 열적으로 산화시켜서 형성되는 것이고, 반도체층의 주요부분은 상기 캐패시터절연층과 함께 일체로 형성되는 산화층에 의해 기판으로부터 분리되는 것이며, 상기 반도체층과 기판은 MOS트랜지스터영역의 반도체층 아래에 있는 산화층내에 뚫려진 홀을 통해 서로 접속되는 것을 특징으로 하는 MOS DRAM.
  5. 제1항에 있어서, 독립적인 캐패시터전극은 도랑내에 매립되는 제1 실리콘층으로 형성되는 것이고, MOS트랜지스터영역의 반도체층은 상기 제1 실리콘층을 덮도록 형성되는 제2 실리콘층으로 구성되는 것을 특징으로 하는 MOS DRAM.
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