JP2743391B2 - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- H10B—ELECTRONIC MEMORY DEVICES
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Description
【発明の詳細な説明】 以下の順序に従って本発明を説明する。
A.産業上の利用分野 B.発明の概要 C.従来技術 D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例［第１図、第２図］ H.発明の効果 （A.産業上の利用分野） 本発明は半導体メモリの製造方法、特にMISトランジ
スタと容量素子でメモリセルが構成された半導体メモリ
の製造方法に関する。
スタと容量素子でメモリセルが構成された半導体メモリ
の製造方法に関する。
（B.発明の概要） 本発明は、セル間の漏れ電流を小さくし、ビット線の
容量を小さくし、ソフトエラーを生じにくくし、容量素
子の電極電位（プレート電位）を任意に設定することが
できるようにした半導体メモリの製造方法において、 セルを構成するMISトランジスタが形成されるSOI領域
を結晶性の優れた半導体基板によって形成するため、 第１の半導体基板の表面に後でMISトランジスタが形
成される半導体領域となる凸部を選択エッチングにより
形成し、該半導体基板の表面に絶縁層を形成し、該絶縁
層に上記半導体基板の凸部表面を露出させるコンタクト
ホールを形成し、該絶縁層上に上記コンタクトホールを
通じて上記半導体基板の凸部表面に接続される電極層を
形成し、該電極層表面に誘電体膜を形成し、該電極層を
上記誘電体膜を介して覆う半導体層を絶縁層上に形成
し、該半導体層の表面を平坦化したうえで該表面に第２
の半導体基板を接着し、該第１の半導体基板をその裏側
から上記凸部が半導体領域として残存するように除去
し、該第１の半導体基板の残存した半導体領域にMISト
ランジスタを形成することを特徴とする。
容量を小さくし、ソフトエラーを生じにくくし、容量素
子の電極電位（プレート電位）を任意に設定することが
できるようにした半導体メモリの製造方法において、 セルを構成するMISトランジスタが形成されるSOI領域
を結晶性の優れた半導体基板によって形成するため、 第１の半導体基板の表面に後でMISトランジスタが形
成される半導体領域となる凸部を選択エッチングにより
形成し、該半導体基板の表面に絶縁層を形成し、該絶縁
層に上記半導体基板の凸部表面を露出させるコンタクト
ホールを形成し、該絶縁層上に上記コンタクトホールを
通じて上記半導体基板の凸部表面に接続される電極層を
形成し、該電極層表面に誘電体膜を形成し、該電極層を
上記誘電体膜を介して覆う半導体層を絶縁層上に形成
し、該半導体層の表面を平坦化したうえで該表面に第２
の半導体基板を接着し、該第１の半導体基板をその裏側
から上記凸部が半導体領域として残存するように除去
し、該第１の半導体基板の残存した半導体領域にMISト
ランジスタを形成することを特徴とする。
（C.従来技術） 最も集積密度を高くすることのできる半導体メモリ
は、メモリセルを一つの情報蓄積用容量素子とアクセス
トランジスタで構成したダイナミックRAMであり、この
ダイナミックRAMは種々の電子装置に非常に多く用いら
ており、そして、技術開発も非常に盛んで、特公昭60−
19596号公報、特公昭60−19597号公報等により開発の成
果が公表されている。
は、メモリセルを一つの情報蓄積用容量素子とアクセス
トランジスタで構成したダイナミックRAMであり、この
ダイナミックRAMは種々の電子装置に非常に多く用いら
ており、そして、技術開発も非常に盛んで、特公昭60−
19596号公報、特公昭60−19597号公報等により開発の成
果が公表されている。
ダイナミックRAMは、月刊Semiconducor World1988.2
月号31〜36頁「4M,16MDRAMの行方−積層容量と溝形容量
−」に記載されているように、半導体基板表面上に積層
タイプの容量素子を形成した積層容量型のものと、半導
体基板に形成したトレンチ容量素子を形成した溝形容量
型のものとに大別されるが、現在最も高集積化を図るこ
とができるものとして注目されているのは、半導体基板
のトレンチに溝形容量を形成し、その溝形容量の真上に
アクスセストランジスタを形成した構造の溝形容量タイ
プのスターティックRAMであり、これは上記月刊誌の36
頁に断面構造が図示されている。
月号31〜36頁「4M,16MDRAMの行方−積層容量と溝形容量
−」に記載されているように、半導体基板表面上に積層
タイプの容量素子を形成した積層容量型のものと、半導
体基板に形成したトレンチ容量素子を形成した溝形容量
型のものとに大別されるが、現在最も高集積化を図るこ
とができるものとして注目されているのは、半導体基板
のトレンチに溝形容量を形成し、その溝形容量の真上に
アクスセストランジスタを形成した構造の溝形容量タイ
プのスターティックRAMであり、これは上記月刊誌の36
頁に断面構造が図示されている。
（D.発明が解決しようとする問題点） ところで、上述の溝形容量の真上にアクセストランジ
スタを形成した構造のものは、例えばp+型半導体基板上
のp-型エピタキシャル成長層にアクセスMISトランジス
タのｎ型ソース・ドレイン領域（容量素子側の領域）が
形成されており、メモリセル間の間隔を狭くした場合に
は１つのセルの上記ｎ型領域からｐ型エピタキシャル成
長層内を延びる空乏層が、隣りのセルのｎ型ソース・ド
レイン領域（容量素子側の領域）から延びた空乏層にぶ
つかってしまう可能性がある。従って、構造的に微細化
することができたとしても電気的には漏洩電流の増大と
いう問題があり、結局セル間の間隔が充分に狭くできな
いという問題が生じる。
スタを形成した構造のものは、例えばp+型半導体基板上
のp-型エピタキシャル成長層にアクセスMISトランジス
タのｎ型ソース・ドレイン領域（容量素子側の領域）が
形成されており、メモリセル間の間隔を狭くした場合に
は１つのセルの上記ｎ型領域からｐ型エピタキシャル成
長層内を延びる空乏層が、隣りのセルのｎ型ソース・ド
レイン領域（容量素子側の領域）から延びた空乏層にぶ
つかってしまう可能性がある。従って、構造的に微細化
することができたとしても電気的には漏洩電流の増大と
いう問題があり、結局セル間の間隔が充分に狭くできな
いという問題が生じる。
また、従来のものは一般にバルクシリコンMOSタイプ
のものであるので、ビット線と基板との間の寄生容量を
小さくすることが難しく、そのため集積性に優れている
オープンビット構成はその反面耐ノイズ性に弱いので採
用し難くなり、その点でも高集積化が抑制されてしま
う。
のものであるので、ビット線と基板との間の寄生容量を
小さくすることが難しく、そのため集積性に優れている
オープンビット構成はその反面耐ノイズ性に弱いので採
用し難くなり、その点でも高集積化が抑制されてしま
う。
そして、溝形容量タイプのものは必然的にソフトエラ
ーに弱いし、また、プレートに任意のバイアス電圧（例
えば1/2VCC）を印加することができないという問題を有
している。
ーに弱いし、また、プレートに任意のバイアス電圧（例
えば1/2VCC）を印加することができないという問題を有
している。
そこで、本願発明者は、このような問題点を解決すべ
く、具体的には、セル間の漏れ電流を小さくし、ビット
線の容量を小さくし、ソフトエラーを生じにくくし、容
量素子の電極電位（プレート電位）を任意に設定するこ
とができるようにするべく、半導体基板上の絶縁層の表
面にMISトランジスタが形成された半導体領域を配置
し、半導体基板のMISトランジスタの下側にあたる部分
に半導体基板自身を一方の電極とする容量素子を設け、
該電極と誘電体膜を介して対向する他方の電極を上記絶
縁層に形成したコンタクトホールを通して上記半導体領
域のMISトランジスタに接続した半導体メモリを案出し
た。
く、具体的には、セル間の漏れ電流を小さくし、ビット
線の容量を小さくし、ソフトエラーを生じにくくし、容
量素子の電極電位（プレート電位）を任意に設定するこ
とができるようにするべく、半導体基板上の絶縁層の表
面にMISトランジスタが形成された半導体領域を配置
し、半導体基板のMISトランジスタの下側にあたる部分
に半導体基板自身を一方の電極とする容量素子を設け、
該電極と誘電体膜を介して対向する他方の電極を上記絶
縁層に形成したコンタクトホールを通して上記半導体領
域のMISトランジスタに接続した半導体メモリを案出し
た。
なぜならば、このような半導体メモリによれば、第１
に、各MISトランジスタ間は半導体基板上の絶縁層によ
り分離されているのでセル間の漏洩電流を飛躍的に低減
することができ、そして、SOI構造であり、MISトランジ
スタ側と半導体基板との間には絶縁層が介在しているの
でMISトランジスタ側に設けられているビット線と基板
との間の容量を小さくすることができ、従って、ノイズ
に強くすることができるので、集積性に優れるオープン
ビット構成の採用が可能になり、延いては、半導体メモ
リのより高集積化を図ることができるからである。
に、各MISトランジスタ間は半導体基板上の絶縁層によ
り分離されているのでセル間の漏洩電流を飛躍的に低減
することができ、そして、SOI構造であり、MISトランジ
スタ側と半導体基板との間には絶縁層が介在しているの
でMISトランジスタ側に設けられているビット線と基板
との間の容量を小さくすることができ、従って、ノイズ
に強くすることができるので、集積性に優れるオープン
ビット構成の採用が可能になり、延いては、半導体メモ
リのより高集積化を図ることができるからである。
第２に、かかる半導体メモリによれば、容量素子が形
成された半導体基板の表面には絶縁層が形成されており
これがアルファ線の侵入を阻むので耐ソフトエラー性が
強くなり、また、半導体基板は電気的には半導体メモリ
の他の構成要素とのいずれにも接続されておらず独立性
を有しているので、任意のバイアス電位（例えば1/2
VCC）を与えることができ、延いては誘電体膜に印加さ
れる電圧を低くすることができるからである。
成された半導体基板の表面には絶縁層が形成されており
これがアルファ線の侵入を阻むので耐ソフトエラー性が
強くなり、また、半導体基板は電気的には半導体メモリ
の他の構成要素とのいずれにも接続されておらず独立性
を有しているので、任意のバイアス電位（例えば1/2
VCC）を与えることができ、延いては誘電体膜に印加さ
れる電圧を低くすることができるからである。
第３に、かかる半導体メモリによれば、アクセスMIS
トランジスタの下側に容量素子が形成されているので集
積密度を高くすることができるからである。
トランジスタの下側に容量素子が形成されているので集
積密度を高くすることができるからである。
しかし、一般にSOI構造を採ると、絶縁膜上のMISトラ
ンジスタが形成されるシリコンは、絶縁膜上にシリコン
を気相成長させる結果、半導体基板に比較して結晶性が
悪く、結晶欠陥も多くなる。このようなシリコン領域に
形成したMISトランジスタはリーク電流が大きい等特性
が悪い。そして、リーク電流が大きい等特性が悪いこと
は必然に各メモリセルの特性の低さに繋がる。
ンジスタが形成されるシリコンは、絶縁膜上にシリコン
を気相成長させる結果、半導体基板に比較して結晶性が
悪く、結晶欠陥も多くなる。このようなシリコン領域に
形成したMISトランジスタはリーク電流が大きい等特性
が悪い。そして、リーク電流が大きい等特性が悪いこと
は必然に各メモリセルの特性の低さに繋がる。
本発明はこのような問題を解決すべく為されたもの
で、半導体基板上の絶縁層の表面にMISトランジスタが
形成された半導体領域を配置し、半導体基板のMISトラ
ンジスタの下側にあたる部分に半導体基板自身を一方の
電極とする容量素子を設け、該電極と誘電体膜を介して
対向する他方の電極を上記絶縁層に形成したコンタクト
ホールを通して上記半導体領域のMISトランジスタに接
続した半導体メモリの該MISトランジスタが形成される
該半導体領域を半導体基板により構成することができる
製造方法を提供することを目的とする。
で、半導体基板上の絶縁層の表面にMISトランジスタが
形成された半導体領域を配置し、半導体基板のMISトラ
ンジスタの下側にあたる部分に半導体基板自身を一方の
電極とする容量素子を設け、該電極と誘電体膜を介して
対向する他方の電極を上記絶縁層に形成したコンタクト
ホールを通して上記半導体領域のMISトランジスタに接
続した半導体メモリの該MISトランジスタが形成される
該半導体領域を半導体基板により構成することができる
製造方法を提供することを目的とする。
（E.問題点を解決するための手段） 本発明半導体メモリの製造方法は、上記問題を解決す
るため、第１の半導体基板の表面に後でMISトランジス
タが形成される半導体領域となる凸部を選択エッチング
により形成し、該半導体基板の表面に絶縁層を形成し、
該絶縁層に上記半導体基板の凸部表面を露出させるコン
タクトホールを形成し、該上記絶縁層上に上記コンタク
トホールを通じて上記半導体基板の凸部表面に接続され
る電極層を形成し、該電極層表面に誘電体膜を形成し、
該電極層を上記誘電体膜を介して覆う半導体層を絶縁層
上に形成し、該半導体層の表面を平坦化したうえで該表
面に第２の半導体基板を接着し、該第１の半導体基板を
その裏側から上記凸部が半導体領域として残存するよう
に除去し、該第１の半導体基板の残存した半導体領域に
MISトランジスタを形成することを特徴とする。
るため、第１の半導体基板の表面に後でMISトランジス
タが形成される半導体領域となる凸部を選択エッチング
により形成し、該半導体基板の表面に絶縁層を形成し、
該絶縁層に上記半導体基板の凸部表面を露出させるコン
タクトホールを形成し、該上記絶縁層上に上記コンタク
トホールを通じて上記半導体基板の凸部表面に接続され
る電極層を形成し、該電極層表面に誘電体膜を形成し、
該電極層を上記誘電体膜を介して覆う半導体層を絶縁層
上に形成し、該半導体層の表面を平坦化したうえで該表
面に第２の半導体基板を接着し、該第１の半導体基板を
その裏側から上記凸部が半導体領域として残存するよう
に除去し、該第１の半導体基板の残存した半導体領域に
MISトランジスタを形成することを特徴とする。
（F.作用） 本発明半導体メモリの製造方法によれば、第１の半導
体基板の選択的エッチングにより形成した凸部をMISト
ランジスタを形成する半導体領域として確保し、該基板
表面にSOIのＩにあたる絶縁層、コンタクトホール、容
量素子の電極層、誘電体膜、電極層を成す半導体層等の
形成を終えた後、該半導体層に第２の半導体基板を張り
合わせ、第１の半導体基板を反絶縁層側の面から研磨し
てその上記半導体領域を露出させ、該露出した半導体領
域にMISトランジスタを形成するので、MISトランジスタ
を第１の半導体基板だった部分である半導体領域に形成
することができる。
体基板の選択的エッチングにより形成した凸部をMISト
ランジスタを形成する半導体領域として確保し、該基板
表面にSOIのＩにあたる絶縁層、コンタクトホール、容
量素子の電極層、誘電体膜、電極層を成す半導体層等の
形成を終えた後、該半導体層に第２の半導体基板を張り
合わせ、第１の半導体基板を反絶縁層側の面から研磨し
てその上記半導体領域を露出させ、該露出した半導体領
域にMISトランジスタを形成するので、MISトランジスタ
を第１の半導体基板だった部分である半導体領域に形成
することができる。
従って、SOI構造を有しつつもMISトランジスタを半導
体基板を成していた結晶性の良い半導体領域に形成する
ことができ、良好なMISトランジスタを得ることができ
る。
体基板を成していた結晶性の良い半導体領域に形成する
ことができ、良好なMISトランジスタを得ることができ
る。
（G.実施例）［第１図、第２図］ 以下、本発明半導体メモリの製造方法を図示実施例に
従って詳細に説明する。
従って詳細に説明する。
第１図は本発明製造方法により製造される半導体メモ
リの一例を示す断面図である。
リの一例を示す断面図である。
図面において、１はシリコン半導体基板、２は該半導
体基板１上に形成された多結晶シリコン層、３は該多結
晶シリコン層２の表面に形成されたSiO2からなる絶縁
層、４は該絶縁層３の表面部に選択的に形成された凹
部、５は該凹部４内に形成されたシリコン半導体領域で
あり、上記半導体基板１及び多結晶シリコン層２と絶縁
層３と、該半導体領域５とでSOI構造を成している。
体基板１上に形成された多結晶シリコン層、３は該多結
晶シリコン層２の表面に形成されたSiO2からなる絶縁
層、４は該絶縁層３の表面部に選択的に形成された凹
部、５は該凹部４内に形成されたシリコン半導体領域で
あり、上記半導体基板１及び多結晶シリコン層２と絶縁
層３と、該半導体領域５とでSOI構造を成している。
上記半導体領域５にはアクセスMISトランジスタが形
成されており、６、７、７は該MISトランジスタのソー
ス・ドレイン領域で、そのうち６はビット線と接続され
る領域、７、７は容量素子と接続される領域である。
８、８は絶縁層３にこれを貫通するように形成されたコ
ンタクトホールで、上記ソース・ドレイン領域７、７の
底面から下方へ延びており、該コンタクトホール８、８
に多結晶シリコン層９、９が充填されている。10、10は
多結晶シリコン層２表面部のソース・ドレイン領域７、
７の下側にあたる部分に形成９、９を介してソース・ド
レイン領域７、７に接続されている。
成されており、６、７、７は該MISトランジスタのソー
ス・ドレイン領域で、そのうち６はビット線と接続され
る領域、７、７は容量素子と接続される領域である。
８、８は絶縁層３にこれを貫通するように形成されたコ
ンタクトホールで、上記ソース・ドレイン領域７、７の
底面から下方へ延びており、該コンタクトホール８、８
に多結晶シリコン層９、９が充填されている。10、10は
多結晶シリコン層２表面部のソース・ドレイン領域７、
７の下側にあたる部分に形成９、９を介してソース・ド
レイン領域７、７に接続されている。
11、11は該多結晶シリコン層10、10と多結晶シリコン
層２との間に介在せしめられた誘電体膜で、例えばSiO2
からなるが、例えばSiO2、SiN、SiO2の三層構造（ONO構
造）にしても良い。しかして、半導体基板１、多結晶シ
リコン層２と、誘電体膜11、11と、多結晶シリコン層1
0、10とによって情報蓄積用の容量素子が構成され、半
導体基板１、多結晶シリコン層２がこの半導体メモリの
第１の電極を成し、多結晶シリコン層10、10が第２の電
極を成す。そして、この第２の電極を成す多結晶シリコ
ン層10、10は上記コンタクトホール８、８内の多結晶シ
リコン層９、９を介して上記MISトランジスタのソース
・ドレイン領域７、７に電気的に接続されている。
層２との間に介在せしめられた誘電体膜で、例えばSiO2
からなるが、例えばSiO2、SiN、SiO2の三層構造（ONO構
造）にしても良い。しかして、半導体基板１、多結晶シ
リコン層２と、誘電体膜11、11と、多結晶シリコン層1
0、10とによって情報蓄積用の容量素子が構成され、半
導体基板１、多結晶シリコン層２がこの半導体メモリの
第１の電極を成し、多結晶シリコン層10、10が第２の電
極を成す。そして、この第２の電極を成す多結晶シリコ
ン層10、10は上記コンタクトホール８、８内の多結晶シ
リコン層９、９を介して上記MISトランジスタのソース
・ドレイン領域７、７に電気的に接続されている。
12、12はMISトランジスタのゲート酸化膜、13、13は
例えば多結晶シリコンあるいはポリサイドからなるゲー
ト電極、14は層間絶縁膜、15は該層間絶縁膜14にソース
・ドレイン領域６が露出するように形成されたビット線
コンタクト用コンタクトホール、16は例えばアルミニウ
ムあるいはポリサイドからなるビット線で、該ビット線
16はコンタクトホール15を通してソース・ドレイン領域
６に接続されている。
例えば多結晶シリコンあるいはポリサイドからなるゲー
ト電極、14は層間絶縁膜、15は該層間絶縁膜14にソース
・ドレイン領域６が露出するように形成されたビット線
コンタクト用コンタクトホール、16は例えばアルミニウ
ムあるいはポリサイドからなるビット線で、該ビット線
16はコンタクトホール15を通してソース・ドレイン領域
６に接続されている。
このような半導体メモリは、メモリセル間が絶縁層３
によって分離されており、一般の溝形容量タイプのダイ
ナミックRAMにおけるようなセル間の漏洩は全くない。
によって分離されており、一般の溝形容量タイプのダイ
ナミックRAMにおけるようなセル間の漏洩は全くない。
そして、SOI構造であるので、ビット線16と半導体基
板１との間の静電容量を非常に小さくすることができ
る。従って、耐ノイズ性を高めることができ、延いては
より集積性に優れたオープンビット構成の採用が可能と
なる。
板１との間の静電容量を非常に小さくすることができ
る。従って、耐ノイズ性を高めることができ、延いては
より集積性に優れたオープンビット構成の採用が可能と
なる。
また、SOI構造の半導体基板側に容量素子が形成さ
れ、容量素子へのアルファ線の侵入を絶縁層により阻む
ことができるので、耐ソフトエラー性が高くなる。
れ、容量素子へのアルファ線の侵入を絶縁層により阻む
ことができるので、耐ソフトエラー性が高くなる。
更に、本半導体メモリは半導体基板１、多結晶シリコ
ン層２が他のどれとも電気的に接続されていないので、
この半導体基板１、多結晶シリコン層２に任意のバイア
ス電圧を印加することができる。従って、電源電圧VCC
の２分の１の電圧1/2VCCを半導体基板１にプレート電圧
として印加することにより誘電体膜11に加わる電圧を半
減し、S/Nの向上、誘電体膜の信頼性の向上を図ること
ができる。
ン層２が他のどれとも電気的に接続されていないので、
この半導体基板１、多結晶シリコン層２に任意のバイア
ス電圧を印加することができる。従って、電源電圧VCC
の２分の１の電圧1/2VCCを半導体基板１にプレート電圧
として印加することにより誘電体膜11に加わる電圧を半
減し、S/Nの向上、誘電体膜の信頼性の向上を図ること
ができる。
しかも、本半導体メモリは、アクセスMISトランジス
タの下側に容量素子が形成されているので、集積密度も
高くすることができ、16Mビット更には64Mビットのスタ
ーティックRAMを実現する可能性を有している。
タの下側に容量素子が形成されているので、集積密度も
高くすることができ、16Mビット更には64Mビットのスタ
ーティックRAMを実現する可能性を有している。
第２図（Ａ）乃至（Ｋ）は第１図に示した半導体メモ
リの製造方法、即ち本発明半導体メモリの製造方法の一
つの実施例を工程順に示すものである。
リの製造方法、即ち本発明半導体メモリの製造方法の一
つの実施例を工程順に示すものである。
（Ａ）第１のシリコン半導体基板17を用意し、該半導体
基板17の表面部を選択的にエッチング（深さ例えば0.1
μｍ）することにより凸部18を形成する。第２図（Ａ）
は凸部18形成後の状態を示す。この第１の半導体基板17
は第１図に示した半導体基板１とは全く別の半導体基板
であり、最終的には凸部18がMISトランジスタの形成さ
れた半導体領域５（第１図参照）として残るだけで他は
除去される。
基板17の表面部を選択的にエッチング（深さ例えば0.1
μｍ）することにより凸部18を形成する。第２図（Ａ）
は凸部18形成後の状態を示す。この第１の半導体基板17
は第１図に示した半導体基板１とは全く別の半導体基板
であり、最終的には凸部18がMISトランジスタの形成さ
れた半導体領域５（第１図参照）として残るだけで他は
除去される。
（Ｂ）次に、第２図（Ｂ）に示すように第１の半導体基
板17の表面上にSiO2からなる絶縁層３を形成する。
板17の表面上にSiO2からなる絶縁層３を形成する。
（Ｃ）次に、同図（Ｃ）に示すように絶縁層３に選択的
エッチングによりコンタクトホール８、８を形成して凸
部18表面（これは半導体領域５の裏面にあたる。）のソ
ース・ドレイン領域７、７を形成すべき部分を露出させ
る。
エッチングによりコンタクトホール８、８を形成して凸
部18表面（これは半導体領域５の裏面にあたる。）のソ
ース・ドレイン領域７、７を形成すべき部分を露出させ
る。
（Ｄ）次に、同図（Ｄ）に示すようにコンタクトホール
８、８を多結晶シリコン層９、９で埋める。これは多結
晶シリコン層９、９をCVDにより形成し、その後エッチ
ングして多結晶シリコン層９、９の表面を絶縁層３の表
面と面一（ツライチ）になるように平坦化することによ
って行うことができる。
８、８を多結晶シリコン層９、９で埋める。これは多結
晶シリコン層９、９をCVDにより形成し、その後エッチ
ングして多結晶シリコン層９、９の表面を絶縁層３の表
面と面一（ツライチ）になるように平坦化することによ
って行うことができる。
（Ｅ）次に、同図（Ｅ）に示すように絶縁層３の多結晶
シリコン層９、９表面が露出した部分上に容量素子の第
２の電極を成す多結晶シリコン層10、10を形成する。こ
の多結晶シリコン層10、10の形成は多結晶シリコン層を
例えば数μｍ形成し、その後フォトエッチングすること
により行うことができる。
シリコン層９、９表面が露出した部分上に容量素子の第
２の電極を成す多結晶シリコン層10、10を形成する。こ
の多結晶シリコン層10、10の形成は多結晶シリコン層を
例えば数μｍ形成し、その後フォトエッチングすること
により行うことができる。
（Ｆ）次に、同図（Ｆ）に示すように、多結晶シリコン
層10、10の表面に加熱酸化によりSiO2からなる誘電体膜
11、11を形成する。
層10、10の表面に加熱酸化によりSiO2からなる誘電体膜
11、11を形成する。
尚、誘電体膜11、11を例えばSiO2・SiN・SiO2の三層
構造膜で構成するようにしても良い。勿論、このように
する場合には気相成長（CVD）工程が必要となる。
構造膜で構成するようにしても良い。勿論、このように
する場合には気相成長（CVD）工程が必要となる。
（Ｇ）次に、絶縁層３上に多結晶シリコン層２を多結晶
シリコン層10、10の厚さよりも充分に厚く（例えば５〜
10μｍ）形成し、しかる後、多結晶シリコン層２の表面
19を研削し、更に研磨することにより表面を平坦化す
る。第２図（Ｇ）は表面19平坦化後の状態を示す。
シリコン層10、10の厚さよりも充分に厚く（例えば５〜
10μｍ）形成し、しかる後、多結晶シリコン層２の表面
19を研削し、更に研磨することにより表面を平坦化す
る。第２図（Ｇ）は表面19平坦化後の状態を示す。
（Ｈ）次に、第２図（Ｈ）に示すように多結晶シリコン
層２の表面19上に第２のシリコン半導体基板１を貼り合
せる。20は半導体基板17の裏面である。
層２の表面19上に第２のシリコン半導体基板１を貼り合
せる。20は半導体基板17の裏面である。
（Ｉ）次に、第２図（Ｉ）に示すように半導体基板17と
半導体基板１の貼り合せ体を裏返しにする。
半導体基板１の貼り合せ体を裏返しにする。
（Ｊ）次に、第１の半導体基板17を裏面20側側から研磨
し同図（Ｊ）に示すように半導体基板17の凸部18であっ
た部分のみが残存する状態にする。この場合、絶縁層３
の表面が研磨におけるストッパーになる。そして、半導
体基板17の残存したものが半導体領域５となる。
し同図（Ｊ）に示すように半導体基板17の凸部18であっ
た部分のみが残存する状態にする。この場合、絶縁層３
の表面が研磨におけるストッパーになる。そして、半導
体基板17の残存したものが半導体領域５となる。
（Ｋ）その後、第２図（Ｋ）に示すように半導体基板５
に例えば一般のSOIトランジスタを形成する方法と同じ
方法でアクセスMISトランジスタを形成すると、第１図
に示すような半導体メモリを得ることができる。
に例えば一般のSOIトランジスタを形成する方法と同じ
方法でアクセスMISトランジスタを形成すると、第１図
に示すような半導体メモリを得ることができる。
このように、前述した種々の利点をもった半導体メモ
リは第２図に示すような方法で製造することができる。
リは第２図に示すような方法で製造することができる。
そして、このような半導体メモリの製造方法によれ
ば、第１の半導体基板の選択的エッチングにより形成し
た凸部をMISトランジスタを形成する半導体領域として
確保し、この基板だった部分からなり従って結晶性の優
れた半導体領域にMISトランジスタを形成することがで
きる。従って、メモリセルを構成するMISトランジスタ
の特性を良くすることができ、延いては各メモリセルの
特性を良くすることができる。
ば、第１の半導体基板の選択的エッチングにより形成し
た凸部をMISトランジスタを形成する半導体領域として
確保し、この基板だった部分からなり従って結晶性の優
れた半導体領域にMISトランジスタを形成することがで
きる。従って、メモリセルを構成するMISトランジスタ
の特性を良くすることができ、延いては各メモリセルの
特性を良くすることができる。
（H.発明の効果） 以上に述べたように、本発明半導体メモリの製造方法
は、上記問題を解決するため、第１の半導体基板の表面
に後でMISトランジスタが形成される半導体領域となる
凸部を選択エッチングにより形成し、該半導体基板の表
面に絶縁層を形成し、該絶縁層に上記半導体基板の凸部
表面を露出させるコンタクトホールを形成し、該上記絶
縁層上に上記コンタクトホールを通じて上記半導体基板
の凸部表面に接続される電極層を形成し、該電極層表面
に誘電体膜を形成し、該電極層を上記誘電体膜を介して
覆う半導体層を絶縁層上に形成し、該半導体層の表面を
平坦化したうえで該表面に第２の半導体基板を接着し、
該第１の半導体基板をその裏側から上記凸部が半導体領
域として残存するように除去し、該第１の半導体基板の
残存した半導体領域にMISトランジスタを形成すること
を特徴とする。
は、上記問題を解決するため、第１の半導体基板の表面
に後でMISトランジスタが形成される半導体領域となる
凸部を選択エッチングにより形成し、該半導体基板の表
面に絶縁層を形成し、該絶縁層に上記半導体基板の凸部
表面を露出させるコンタクトホールを形成し、該上記絶
縁層上に上記コンタクトホールを通じて上記半導体基板
の凸部表面に接続される電極層を形成し、該電極層表面
に誘電体膜を形成し、該電極層を上記誘電体膜を介して
覆う半導体層を絶縁層上に形成し、該半導体層の表面を
平坦化したうえで該表面に第２の半導体基板を接着し、
該第１の半導体基板をその裏側から上記凸部が半導体領
域として残存するように除去し、該第１の半導体基板の
残存した半導体領域にMISトランジスタを形成すること
を特徴とする。
従って、本発明半導体メモリの製造方法によれば、第
１の半導体基板の選択的エッチングにより形成した凸部
をMISトランジスタを形成する半導体領域として確保
し、該基板表面にSOIのＩにあたる絶縁層、コンタクト
ホール、容量素子の電極層、誘電体膜、電極層を成す半
導体層等を形成を終えた後、該半導体層に第２の半導体
基板を張り合わせ、第１の半導体基板を反絶縁層側の面
から研磨してその上記半導体領域を露出させ、該露出し
た半導体領域にMISトランジスタを形成するので、MISト
ランジスタを第１の半導体基板だった部分である半導体
領域に形成することができる。
１の半導体基板の選択的エッチングにより形成した凸部
をMISトランジスタを形成する半導体領域として確保
し、該基板表面にSOIのＩにあたる絶縁層、コンタクト
ホール、容量素子の電極層、誘電体膜、電極層を成す半
導体層等を形成を終えた後、該半導体層に第２の半導体
基板を張り合わせ、第１の半導体基板を反絶縁層側の面
から研磨してその上記半導体領域を露出させ、該露出し
た半導体領域にMISトランジスタを形成するので、MISト
ランジスタを第１の半導体基板だった部分である半導体
領域に形成することができる。
第１図は本発明半導体メモリの製造方法により製造方法
により製造される半導体メモリの一例を示す断面図、第
２図（Ａ）乃至（Ｋ）は本発明半導体メモリの製造方法
の一つの実施例を工程順に示す断面図である。 符号の説明 １……半導体基板（第２の半導体基板）、２……多結晶
シリコン層、 ３……絶縁層、５……半導体領域、８……コンタクトホ
ール、 10……第２の電極、11……誘電体膜、17……第１の半導
体基板。
により製造される半導体メモリの一例を示す断面図、第
２図（Ａ）乃至（Ｋ）は本発明半導体メモリの製造方法
の一つの実施例を工程順に示す断面図である。 符号の説明 １……半導体基板（第２の半導体基板）、２……多結晶
シリコン層、 ３……絶縁層、５……半導体領域、８……コンタクトホ
ール、 10……第２の電極、11……誘電体膜、17……第１の半導
体基板。
Claims (1)
- 【請求項１】半導体基板上の絶縁層表面の半導体領域の
表面部にメモリセルを構成するMISトランジスタが形成
され、上記半導体基板の上記MISトランジスタの下側に
あたるところに該半導体基板自身を第１の電極とし、こ
れと誘電体膜を介して対向する電極層を第２の電極とす
るメモリセルを構成する容量素子が形成され、該容量素
子の第２の電極を成す電極層と、上記半導体領域に形成
された上記MISトランジスタとが上記絶縁層に形成され
たコンタクトホールを通じて電気的に接続された半導体
メモリの製造方法であって、 第１の半導体基板の表面に後でMISトランジスタが形成
される半導体領域となる凸部を選択エッチングにより形
成する工程と、 上記半導体基板の表面に絶縁層を形成する工程と、 上記絶縁層に上記半導体基板の凸部表面を露出させるコ
ンタクトホールを形成する工程と、 上記絶縁層上に上記コンタクトホールを通じて上記半導
体基板の凸部表面に接続される電極層を形成する工程
と、 上記電極層表面に誘電体膜を形成する工程と、 上記電極層を上記誘電体膜を介して覆う半導体層を絶縁
層上に形成する工程と、 上記半導体層の表面を平坦化したうえで該表面に第２の
半導体基板を接着する工程と、 上記第１の半導体基板をその裏側から上記凸部が半導体
領域として残存するように除去する工程と、 上記第１の半導体基板の残存した半導体領域にMISトラ
ンジスタを形成する工程と、 を有することを特徴とする半導体メモリの製造方法
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63212159A JP2743391B2 (ja) | 1988-08-25 | 1988-08-25 | 半導体メモリの製造方法 |
| KR1019890011920A KR0142575B1 (ko) | 1988-08-25 | 1989-08-22 | 반도체 메모리와 그 제조방법 |
| EP89308540A EP0356218B1 (en) | 1988-08-25 | 1989-08-23 | Semiconductor memories and methods of manufacturing such memories |
| DE68922254T DE68922254T2 (de) | 1988-08-25 | 1989-08-23 | Halbleiterspeicher und Verfahren zu deren Herstellung. |
| US07/644,448 US5102819A (en) | 1988-08-25 | 1991-01-23 | Method of making a dram cell |
| US08/804,747 US5892256A (en) | 1988-08-25 | 1997-02-21 | Semiconductor memory and a method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63212159A JP2743391B2 (ja) | 1988-08-25 | 1988-08-25 | 半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0260163A JPH0260163A (ja) | 1990-02-28 |
| JP2743391B2 true JP2743391B2 (ja) | 1998-04-22 |
Family
ID=16617877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63212159A Expired - Fee Related JP2743391B2 (ja) | 1988-08-25 | 1988-08-25 | 半導体メモリの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5102819A (ja) |
| EP (1) | EP0356218B1 (ja) |
| JP (1) | JP2743391B2 (ja) |
| KR (1) | KR0142575B1 (ja) |
| DE (1) | DE68922254T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150686A (ja) * | 2003-10-22 | 2005-06-09 | Sharp Corp | 半導体装置およびその製造方法 |
| JP2005167197A (ja) * | 2003-11-11 | 2005-06-23 | Sharp Corp | ウエハ及び半導体装置並びにこれらの製造方法 |
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