JP2730039B2

JP2730039B2 - 半導体装置及びその製造方法

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Publication number: JP2730039B2
Application number: JP63051183A
Authority: JP
Inventors: 久雄林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-03-04
Filing date: 1988-03-04
Publication date: 1998-03-25
Anticipated expiration: 2013-03-25
Also published as: JPH01225353A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体基板上に高密度に形成される半導体装
置とその製造方法に関し、特に、基板同士の張り合わせ
を技術を用いて、３次元化を図った構造とその製法に関
する。

〔発明の概要〕

本発明は、半導体基板上に所要の素子が形成される半
導体装置とその製造方法において、基板上の絶縁領域の
一方の面からキャパシタ若しくは抵抗素子等を形成し、
その絶縁領域の他方の面を半導体層として用いることに
より、素子の高密度化等を実現するものである。

〔従来の技術〕

DRAM（ダイナミックアクセスメモリ）等のメモリ装置
の高密度化を図る技術として、そのキャパシタをスタッ
ク型（積層型）にする技術〔日経マイクロデバイス,198
8年１月号，第51頁〜第57頁（日経マグロウヒル社発
行）参照〕や、トレンチ型（溝型）のキャパシタを形成
する技術が知られている。その中でも、スタック型のキ
ャパシタを有するメモリ装置は、ソフトエラーに強く、
そのプロセスが簡単になる点で注目されている。

また、絶縁領域を利用して、その絶縁領域上に薄膜の
半導体層を形成し、その半導体層に素子を形成する技術
としてSOI（シリコン・オン・インシュレーター）技術
がある。そして、そのSOI技術に関連技術として、絶縁
領域上の半導体領域をラッピングして行く技術があり、
このような技術を開示する文献として、特公昭43−1199
1号公報が挙げられる。

〔発明が解決しようとする課題〕

ところが、上述のスタック型のキャパシタを有するメ
モリ装置では、微細化を図ると同時に大きな容量を得る
ことが容易でない。また、素子の表面の凹凸が大きくな
り、その平坦化が困難となって、仮に平坦化は実現した
場合でも、コンタクトホールにおけるアスペクト比が問
題となる。

また、絶縁領域上の半導体領域をラッピングして行く
技術も存在するが、具体的に半導体装置に適用したもの
は知られていない。

そこで、本発明は微細化は容易に実現するようなメモ
リ装置とその製造方法を提供することを目的とする。

〔課題を解決するための手段〕

本発明に係る半導体装置は、上述したような目的を達
成するため、半導体基板と、貫通溝を有し半導体基板上
に設けられる絶縁領域と、貫通溝の内壁から絶縁領域の
裏面側に亘り延在される複数のキャパシタ電極と、キャ
パシタ電極を被覆するように形成される誘電体膜と、絶
縁領域の表面側で該絶縁領域上に設けられキャパシタ電
極の上部と接続され且つ上記キャパシタ電極の上方に形
成される半導体層と、半導体層に形成される所要の素子
と、半導体層に接続される配線層とからなる。この半導
体層には、半導体層上の絶縁膜を介してゲート絶縁膜を
設けMOS型トランジスタを形成し、キャパシタ電極及び
誘電体膜とともにメモり装置を構成することもできる。

本願発明において、半導体基板は、張り合わせにより
形成されるものとすることができ、シリコン基板その他
の材料基板，或いはこれらに所要の材料層を積層した基
板等を用いることができる。上記絶縁領域は、複数の貫
通溝が設けられる構成とされ、例えばシリコン酸化膜，
シリコン窒化膜等により構成することができる。上記キ
ャパシタ電極は、上記貫通溝の内壁から上記絶縁領域の
裏面側に亘り延在される構成を有し、例えば多結晶シリ
コン等の材料によって形成できる。また、その誘電体層
はシリコン酸化膜の他、シリコン窒化膜を含むものとす
ることができる。上記絶縁領域上の半導体層はトランジ
スタ等の素子が形成される領域であり、特に基板をラッ
ピング或いはポリッシングして形成したものとすること
ができる。

また、メモリ装置をSRAM（スタティックRAM）とする
場合では、上記キャパシタ電極の代わりに抵抗素子を設
けることができる。その抵抗素子は、上記貫通溝を利用
して形成されるものとすることができる。

さらに、本発明の半導体装置の製造方法は、第１の半
導体基板表面に絶縁領域を形成して該絶縁領域を貫通す
る貫通溝を形成する工程と、その貫通溝から上記絶縁領
域上に延在される電極層を形成する工程と、上記電極層
が設けられた第１の半導体基板表面側に第２の半導体基
板を張り合わせる工程と、上記第１の半導体基板を裏面
側より削って絶縁領域に半導体層を形成する工程と、そ
の半導体層に所要の素子を形成する工程とからなること
を特徴としている。

また、本発明の半導体装置の製造方法においては、第
１の半導体基板表面に予め溝部を形成しておくことがで
き、上記第１の半導体基板を裏面側より削る際に、上記
溝部の底部が露出するまで削るようにすることもでき
る。

〔作用〕

本発明に係る半導体装置は、貫通溝の内壁から絶縁領
域の裏面側に亘りキャパシタ電極が延在され、このキャ
パシタ電極を被覆するように誘電体膜が形成される。し
たがって、少ない専有面積で大きな容量値を得ることが
できる。また、絶縁領域は、半導体層の下部に設けら
れ、半導体層をSOI構造にすることができるとともに、
キャパシタ電極と半導体層とは、キャパシタ電極の上部
で接続され電極面積を大きくすることができ、高速動作
を実現することができる。また、半導体基板上の絶縁領
域の一方の面からキャパシタ電極又は抵抗素子等を形成
し、その絶縁領域の他方の面を半導体層として用いるこ
とにより、素子の高密度化が図られる。

また、その製造方法においては、第１の半導体基板表
面側に、最終的に基板として用いられる第２の半導体基
板を張り合わせているために、電極層を絶縁領域の裏面
側に延在されるような形状に形成することができる。さ
らに、第１の半導体基板表面の溝部は、第１の半導体基
板を裏面側より削って半導体層を形成するのに用いるこ
とができる。

〔実施例〕

以下、本発明に係る半導体装置が適用されたメモリ装
置について図面を参照しながら説明する。このメモリ装
置は、半導体基板上の絶縁領域の一方の面からキャパシ
タ電極又は抵抗素子等を形成し、他方の面を半導体層と
して用い、この半導体層にMOS型トランジスタを形成し
たものである。

第１の実施例本実施例は、メモリ装置の例であり、DRAM（ダイナミ
ックアクセスメモリ）の例である。

第１図に示すように、まず、その構造は、半導体基板
を構成するシリコン基板11及びポリシリコン層12上に、
シリコン酸化膜からなる所要の膜厚の絶縁領域13が積層
されている。上記シリコン基板11は、上記ポリシリコン
層12に貼り合わされた構造となっている。すなわち、張
り合わせ構造とすることで、絶縁領域13の裏面へのポリ
シリコン層15等の形成が容易となる。

上記絶縁領域13には、各メモリセルの位置に対応して
貫通溝14が形成されている。貫通溝14は上記絶縁領域13
の主面と略垂直方向に貫通する形状で形成されており、
その貫通溝14の内壁に被着されると共に、その内壁から
該絶縁領域13の裏面側に亘ってキャパシタ電極（上部電
極）としてのポリシリコン層15が延在されている。この
ポリシリコン層15は、各貫通溝14毎に形成されて各メモ
リセル毎にパンチスチールが生じない程度に分離されて
いる。そして、ポリシリコン層15は、上記絶縁領域13の
裏面側で十分な面積を以て延在され、例えば上記絶縁領
域13の一部に設けられた凹部21を覆うように形成でき
る。そして、上記貫通溝14の内のポリシリコン層15の内
側およびそのポリシリコン層15の底部に亘って該ポリシ
リコン層15を被覆するように、誘電体層16が形成され、
上記ポリシリコン層15はその誘電体層16を介して半導体
基板の一部としての上記ポリシリコン層12と対向する。

上記貫通溝14の上記絶縁領域13の表面側には、半導体
層17が形成されている。この半導体層17は、シリコン単
結晶領域とされ、絶縁領域13の凸部22で分断されてい
る。このため半導体層17はSOI構造を採る。そして、こ
の半導体層17の一部は上記貫通溝14で、上記ポリシリコ
ン層15の上部と接続する。半導体層17は、そのポリシリ
コン層15と接続する領域がN⁺型のソース・ドレイン領域
23とされている。この半導体層17は、一対のメモリセル
で共通に用いられており、一対のゲート電極26の下部の
領域は、Ｐ型のチャンネル領域24とされ、そのチャンネ
ル領域24を挟んで上記N⁺型のソース・ドレイン領域23と
対向する領域は、共通のビット線27が接続する共通のN⁺
型のソース・ドレイン領域25とされている。

なお、上記ゲート電極26は、例えばポリシリコンにて
形成され、シリコン酸化膜等の層間絶縁膜28に被覆され
ている。また、上記ビット線27は、その層間絶縁膜28に
設けられたコンタクトホール29を介して上記N⁺型のソー
ス・ドレイン領域25に接続するものとされ、例えばアル
ミの金属若しくは高融点シリサイド，ポリサイド等によ
って構成されている。

このような構成を有する本実施例のメモリ装置は、ま
ず、アクセストランジスタを構成する半導体層17がSOI
構造を採るために、素子分離が容易であって、微細化に
よる高速動作等の特性向上が可能である。

また、本実施例のメモリ装置は、そのキャパシタが上
記ポリシリコン層15,誘電体層16及び上記ポリシリコン
層12により構成されており、上記貫通溝14を利用して、
その電極面積を大きくすることができると共に、上記絶
縁領域13の裏面まで十分に延在されていることから、少
ない占有面積で大きな容量値を得ることができる。特
に、その絶縁領域13の裏面では、ポリシリコン層15が分
断されるのみで良く、メモリセルのサイズに合わせて十
分な面積とすることができる。さらに、その絶縁領域13
の裏面では、例えば該絶縁領域13に形成された凹部21の
全部又は一部をも被覆するものとすることができ、さら
に電極面積は増大する。

また、本実施例のメモリ装置では、キャパシタの下部
電極が上記ポリシリコン層12であり、このため、その多
結晶性からα線の防止を図ることができ、さらにポリシ
リコン層12を厚くすることで耐圧向上を図ることも可能
である。

さらに、スタック型のメモリ装置に比較して、配線が
容易となる。

なお、上記実施例においてアクセストランジスタの導
電型は問わない。上記貫通溝14も垂直なものに限定され
ない。また、本発明のメモリ装置は、上記実施例に限定
されず、本発明の要旨を逸脱しない範囲での種々の設計
的な変更が可能である。

第２の実施例本実施例は、メモリ装置の製造方法に関する実施例で
あって、DRAMの製造方法に関し、特に張り合わせ技術に
よって、絶縁領域の裏面側にもキャパシタ電極（上部電
極）を延在させる方法である。以下、本実施例を第２図
ａ〜第２図ｈを参照しながら説明する。

（ａ）まず、第２図ａに示すように、第１の半導体基
板である単結晶のシリコン基板30上に、溝部31を形成す
る。この溝部31は、SOI構造となる半導体層の領域を区
分するもの或いは後述するようにシリコン基板30を削る
際のストッパーとして用いられる。この溝部31の深さ
は、形成すべき半導体層の厚み若しくはそれより深い深
さとされ、溝部31の間のシリコン基板30の表面30a近傍
が後述するように半導体層として用いられることにな
る。

（ｂ）次に、第２図ｂに示すように、上記シリコン基
板30の表面30a全面に、所要の膜厚で絶縁領域となるシ
リコン酸化膜32を形成する。このシリコン酸化膜32は、
上記溝部31にも充填される。この時、例えば上記溝部31
に対応して凹部33が形成されるようにすることもでき
る。

（ｃ）このようなシリコン酸化膜32の形成後、第２図
ｃに示すように、そのシリコン酸化膜32の表面から上記
シリコン基板30に向けて貫通溝34を形成する。この貫通
溝34は、各メモリセル毎に設けられ、その底部では上記
シリコン基板30の上記表面30aが露出する。

（ｄ）上記貫通溝34の形成後、第２図ｄに示すよう
に、キャパシタ上部電極となる電極層として薄いポリシ
リコン層35を形成する。このポリシリコン層35は、上記
貫通溝34の底部において上記シリコン基板30の表面30a
と接続し、その内壁に被着され更に該シリコン酸化膜32
の表面32aにも延在される。このポリシリコン層35は、
各メモリセル毎にパンチスルーを生じない間隔で分離さ
れる。このポリシリコン層35は、上記凹部33の全部又は
一部を埋めるように形成することも可能である。

（ｅ）このようなキャパシタ上部電極となるポリシリ
コン層35の形成後、そのポリシリコン層35の全面を表面
を覆うように、誘電体層36を形成する。この誘電体層36
は、表面酸化、CVD等により形成され、窒化膜その他の
材料を含む構成としても良い。

次に、誘電体層36を上記ポリシリコン層35の表面の全
面に形成したところで、第２図ｅに示すように、全面に
ポリシリコン層37を厚く形成する。このようにポリシリ
コン層37を厚く形成したところで、今度は図中一点鎖線
付近まで、全面をミラーポリッシングする。これは、ポ
リシリコン層37の表面37aを鏡面状に仕上げて、張り合
わせを行うためである。

（ｆ）次に、第２図ｆに示すように、誘電体層36上の
ポリシリコン層37の表面37aを鏡面に仕上げた後、第２
の半導体基板であるシリコン基板38の表面38aに、上記
ポリシリコン層37の表面37aを張り合わせる。すると、
上記絶縁領域であるシリコン酸化膜32の表面32aは裏面
側となり、上記第１の半導体基板であるシリコン基板30
の表面30aは、そのシリコン酸化膜32上の領域となる。

（ｇ）このような張り合わせ工程の後、第２図ｇに示
すように、上記シリコン基板30を研磨して削って行く。
この研磨は、そのシリコン基板30の裏面側より行われ、
上記凹部31の底部をストッパーとしながら表面30aの近
傍まで行われる。すなわち、上記凹部31において、シリ
コン酸化膜32が露出したところでポリッシングを止め
る。例えば、この研磨は、選択ポリッシングとすること
もできる。

シリコン基板30が削られることによって、上記シリコ
ン酸化膜32上には、上記シリコン基板30の表面30aの近
傍領域が残り、この部分を利用して単結晶の半導体層39
が形成されることになる。この単結晶の半導体層39は、
SOI構造となり、このため微細化や高速化等を実現し得
る。

（ｈ）最後に、上記半導体層39上にゲート絶縁膜を形
成し、ワード線となるゲート電極40を形成する。次に、
不純物をイオン注入等により上記半導体層39に導入し
て、ソース・ドレイン領域41,42を形成する。そのソー
ス・ドレイン領域41は上記ポリシリコン層35の上部とそ
の裏面で電気的に接続する。また、ソース・ドレイン領
域42は一対のメモリセルで共通に用いられる。そして、
全面に層間絶縁膜43を形成し、コンタクトホール44を開
口して、リフローの後、ビット線となる配線層45を形成
する。

このような工程からなる本実施例のメモリ装置の製造
方法は、第１の半導体基板であるシリコン基板30の表面
30a側に、最終的に基板として用いられる第２の半導体
基板であるシリコン基板38を張り合わせているために、
キャパシタ上部電極であるポリシリコン層35を絶縁領域
32の裏面側に延在されるような形状に容易に形成するこ
とができる。従って、形成されるキャパシタは面積が大
きくなり、全体としての高密度化も実現され得る。

さらに、シリコン基板30の表面は、そのまま削られて
SOI構造の半導体層39として用いられる。このため、そ
の半導体層39の結晶性は良好なものとなり、SOI構造か
ら、素子の高速動作や容易な素子分離等が実現される。

また、上記溝部31は、シリコン基板30を裏面側より削
って半導体層39を形成するのに用いることができる。こ
のため容易に半導体層39を得ることができる。

さらに、キャパシタが絶縁領域であるシリコン酸化膜
32の下部に形成されるため、その配線層も容易である。

なお、張り合わせられる半導体基板としては、上述の
シリコン基板の他、絶縁基板に半導体層を有したもので
あっても良い。また、張り合わせは半導体同士で行うの
ではなく、絶縁膜同士とするようなことも可能である。
また、半導体層39において、上記凹部31を単なる選択ポ
リッシングのストッパーとするのではなく、素子分離領
域と兼用にすることもできる。

また、本発明は上述の実施例に限定されず、その要旨
を逸脱しない範囲での種々の変更が可能である。

他の実施例上述の実施例は、DRAMの構造およびその製造方法に関
するが、SRAMの場合においては、第１若しくは第２の実
施例の貫通溝14,34に形成されるポリシリコン層15,35を
抵抗素子として用いるような構成にすることもできる。

〔発明の効果〕

本発明に係る半導体装置は、貫通溝の内壁から絶縁領
域の裏面側に亘りキャパシタ電極が延在され、このキャ
パシタ電極を被覆するように誘電体膜が形成される。し
たがって、少ない専有面積で大きな容量値を得ることが
できる。また、キャパシタ電極と半導体層とは、キャパ
シタ電極の上部で接続され電極面積を大きくすることが
でき、高速動作を実現することができる。さらに、半導
体層をSOI構造を採ることで、素子の高密度化を図るこ
とができる。

また、本発明に係る半導体装置の製造方法は、第１の
半導体基板表面側に、最終的に基板として用いられる第
２の半導体基板を張り合わせているために、電極層を絶
縁領域の裏面側に延在されるような形状に容易に形成す
ることができる。したがって、キャパシタは面積が大き
くなり、全体としての高密度かが図られる。さらに、第
１の半導体基板表面の溝部は、第１の半導体基板の裏面
側より削って容易にSOI構造の半導体層を形成すること
ができる。したがって、素子の高速動作や容易な素子分
離が実現される。

また、本発明は、α線防止や配線形成にも良好な構造
となる。

【図面の簡単な説明】

第１図は本発明のメモリ装置の一例を示す要部断面図、
第２図ａ〜第２図ｈは本発明のメモリ装置の製造方法の
一例を示すそれぞれ工程断面図である。 11,30,38……シリコン基板 12,15,35,37……ポリシリコン層 13……絶縁領域 17,39……半導体層 32……シリコン基板 16,36……誘電体層

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板と、貫通溝を有し上記半導体基板上に設けられる絶縁領域
と、上記貫通溝の内壁から上記絶縁領域の裏面側に亘り延在
される複数のキャパシタ電極と、上記キャパシタ電極を被覆するように形成される誘電体
膜と、上記絶縁領域の表面側で該絶縁領域上に設けられ上記キ
ャパシタ電極の上部と接続され且つ上記キャパシタ電極
の上方に形成される半導体層と、上記半導体層に形成される所要の素子と、上記半導体層に接続される配線層と、からなる半導体装置。
【請求項２】上記半導体層に形成される所要の素子は、
MOS型トランジスタであり、上記半導体層に絶縁膜を介して臨むゲート電極を設け、
上記キャパシタ電極及び誘電体膜とともにメモリ装置を
構成することを特徴とする請求項（１）記載の半導体装
置。
【請求項３】上記キャパシタ電極の代わりに抵抗素子を
設けてなる請求項（１）又は（２）記載の半導体装置。
【請求項４】半導体基板は、張り合わせにより形成され
たものであることを特徴とする請求項（１）乃至（３）
記載の半導体装置。
【請求項５】第１の半導体基板表面に絶縁領域を形成し
て該絶縁領域を貫通する貫通溝を形成する工程と、上記貫通溝から上記絶縁領域上に延在される電極層を形
成する工程と、上記電極層が設けられた第１の半導体基板表面側に第２
の半導体基板を張り合わせる工程と、上記第１の半導体基板を裏面側より削って絶縁領域側に
半導体層を形成する工程と、上記半導体層に所要の素子を形成する工程と、からなる半導体装置の製造方法。