JPS62133755A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62133755A JPS62133755A JP60274589A JP27458985A JPS62133755A JP S62133755 A JPS62133755 A JP S62133755A JP 60274589 A JP60274589 A JP 60274589A JP 27458985 A JP27458985 A JP 27458985A JP S62133755 A JPS62133755 A JP S62133755A
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- Japan
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- film
- capacitor
- polycrystalline
- switching transistor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000003990 capacitor Substances 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 abstract description 31
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、キャパシタとスイッチング・トランジスタと
から成るメモリセルを具備する半導体装置に関するもの
であって、グイナミソク・ランダム・アクセス・メモリ
（ＤＲＡＭ）に適用して最適なものである。
から成るメモリセルを具備する半導体装置に関するもの
であって、グイナミソク・ランダム・アクセス・メモリ
（ＤＲＡＭ）に適用して最適なものである。
本発明は、半導体基板とこの半導体基板上に設けられて
いる絶縁層とこの絶縁層上に設けられている第１の半導
体層とにより形成されるキャパシタとスイッチング・ト
ランジスタとから成るメモリセルを具備する半導体装置
において、上記第１の半導体層上に第２の半導体層を設
け、この第２の半導体層により上記スイッチング・トラ
ンジスタを構成することによって、メモリセルの面積を
大きくすることなくキャパシタの容量を増大させること
ができるようにしたものである。
いる絶縁層とこの絶縁層上に設けられている第１の半導
体層とにより形成されるキャパシタとスイッチング・ト
ランジスタとから成るメモリセルを具備する半導体装置
において、上記第１の半導体層上に第２の半導体層を設
け、この第２の半導体層により上記スイッチング・トラ
ンジスタを構成することによって、メモリセルの面積を
大きくすることなくキャパシタの容量を増大させること
ができるようにしたものである。
近年、ＤＲＡＭのメモリセルの面積は、集積度の向上に
伴って次第に縮小されつつある。
伴って次第に縮小されつつある。
しかしながら、メモリセルの面積が小さくなるとキャパ
シタの面積も小さくなるので、キャパシタの容量が減少
し、このためα線や各種雑音に対して弱くなってしまう
という欠点がある。
シタの面積も小さくなるので、キャパシタの容量が減少
し、このためα線や各種雑音に対して弱くなってしまう
という欠点がある。
本発明は、従来技術が有する上述のような欠点を是正し
た半導体装置を提供することを目的とする。
た半導体装置を提供することを目的とする。
本発明に係る半導体装置は、半導体基板（例えばｐ型Ｓ
ｉ基板１）とこの半導体基板上に設けられている絶縁層
（例えば５ｉ０２膜３）とこの絶縁層上に設けられてい
る第１の半導体層（例えば多結晶Ｓｉ膜４）とにより形
成されるキャパシタ（例えばキャパシタ５）とスイッチ
ング・トランジスタ（例えばＭＯ３Ｉ−ランジスタから
成るスイッチング・トランジスタ１４）とから成るメモ
リセルを具備する半導体装置（例えばＤＲＡＭ）におい
て、上記第１の半導体層上に第２の半導体層（例えば多
結晶Ｓｉ膜７）を設け、この第２の半導体層により上記
スイッチング・トランジスタを構成している。
ｉ基板１）とこの半導体基板上に設けられている絶縁層
（例えば５ｉ０２膜３）とこの絶縁層上に設けられてい
る第１の半導体層（例えば多結晶Ｓｉ膜４）とにより形
成されるキャパシタ（例えばキャパシタ５）とスイッチ
ング・トランジスタ（例えばＭＯ３Ｉ−ランジスタから
成るスイッチング・トランジスタ１４）とから成るメモ
リセルを具備する半導体装置（例えばＤＲＡＭ）におい
て、上記第１の半導体層上に第２の半導体層（例えば多
結晶Ｓｉ膜７）を設け、この第２の半導体層により上記
スイッチング・トランジスタを構成している。
このように構成することによって、キャパシタを構成す
る第１の半導体層をメモリセル領域の全面に亘って形成
することが可能となる。
る第１の半導体層をメモリセル領域の全面に亘って形成
することが可能となる。
以下本発明をＤＲＡＭに適用した一実施例につき図面を
参照しながら説明する。
参照しながら説明する。
第１Ａ図及び第１Ｂ図に示すように、本実施例によるＤ
ＲＡＭにおいては、ｐ型Ｓｉ基板１の表面にＬＯＣＯ３
法により形成されたフィールドＳｉＯ□膜２で囲まれた
長方形状のメモリセル領域の表面に薄い５ｉＯｚ膜３が
形成されている。またこのＳｉＯ□膜３上には、フィー
ルドＳｉＯ□膜２の端部にまで延在する多結晶Ｓｉ膜４
が形成されている。そしてこの多結晶Ｓｉ膜４と５ｉＯ
７膜３とｐ型Ｓｔ基板１とによりキャパシタ５が形成さ
れている。なおりＲＡＭの動作時においては、上記多結
晶Ｓｉ膜４に例えばＶｃｃ／ ２ （Ｖｃｃ ：電源電
圧）が印加される。
ＲＡＭにおいては、ｐ型Ｓｉ基板１の表面にＬＯＣＯ３
法により形成されたフィールドＳｉＯ□膜２で囲まれた
長方形状のメモリセル領域の表面に薄い５ｉＯｚ膜３が
形成されている。またこのＳｉＯ□膜３上には、フィー
ルドＳｉＯ□膜２の端部にまで延在する多結晶Ｓｉ膜４
が形成されている。そしてこの多結晶Ｓｉ膜４と５ｉＯ
７膜３とｐ型Ｓｔ基板１とによりキャパシタ５が形成さ
れている。なおりＲＡＭの動作時においては、上記多結
晶Ｓｉ膜４に例えばＶｃｃ／ ２ （Ｖｃｃ ：電源電
圧）が印加される。
上記多結晶Ｓｉ膜４とフィールドＳｉＯ□膜２との上に
は層間絶縁膜６が形成され、この眉間絶縁膜６上に所定
形状の多結晶Ｓｉ膜７が形成されている。
は層間絶縁膜６が形成され、この眉間絶縁膜６上に所定
形状の多結晶Ｓｉ膜７が形成されている。
そしてこの多結晶Ｓｉ膜７は、眉間絶縁膜６、多結晶Ｓ
ｉ膜４及びＳｉＯ□膜３に形成されたコンタクトホール
８を通じて、ｐ型Ｓｔ基板１内に形成されているｎ′″
層９に接続されている。なおこの０１層９は、例えば多
結晶Ｓｉ膜７の形成前にコンタクトホール８を通じてｐ
型Ｓｔ基板１にヒ素（Ａｓ）等のｎ型不純物をイオン注
入することにより形成される。また上記多結晶Ｓｉ膜７
の表面には薄いＳｉＯ□膜１０膜形０ト絶縁膜）が形成
され、このＳｉＯ□膜１０膜形０間絶縁膜６上に所定幅
の多結晶Ｓｉから成るワードｖＡ１１が形成されている
。さらに上記多結晶鱈膜７中には、ワード線１１をマス
クとしてＡｓ等のｎ型不純物をイオン注入することによ
り、ワード線１１に対してセルファラインにｎ１層１２
．１３が形成されている。そして上記ワード線１１、ｎ
４層１２．１３をそれぞれゲート電極、ドレイン領域及
びソース領域とするＭＯＳトランジスタによりスイッチ
ング・トランジスタ１４が構成されている。また上記ワ
ード線１１、ＳｉＯ□膜１０膜形０間絶縁膜６上には眉
間絶縁膜１５が形成され、この層間絶縁膜１５上に所定
幅の／ｌから成るビット線１６が形成されている。
ｉ膜４及びＳｉＯ□膜３に形成されたコンタクトホール
８を通じて、ｐ型Ｓｔ基板１内に形成されているｎ′″
層９に接続されている。なおこの０１層９は、例えば多
結晶Ｓｉ膜７の形成前にコンタクトホール８を通じてｐ
型Ｓｔ基板１にヒ素（Ａｓ）等のｎ型不純物をイオン注
入することにより形成される。また上記多結晶Ｓｉ膜７
の表面には薄いＳｉＯ□膜１０膜形０ト絶縁膜）が形成
され、このＳｉＯ□膜１０膜形０間絶縁膜６上に所定幅
の多結晶Ｓｉから成るワードｖＡ１１が形成されている
。さらに上記多結晶鱈膜７中には、ワード線１１をマス
クとしてＡｓ等のｎ型不純物をイオン注入することによ
り、ワード線１１に対してセルファラインにｎ１層１２
．１３が形成されている。そして上記ワード線１１、ｎ
４層１２．１３をそれぞれゲート電極、ドレイン領域及
びソース領域とするＭＯＳトランジスタによりスイッチ
ング・トランジスタ１４が構成されている。また上記ワ
ード線１１、ＳｉＯ□膜１０膜形０間絶縁膜６上には眉
間絶縁膜１５が形成され、この層間絶縁膜１５上に所定
幅の／ｌから成るビット線１６が形成されている。
このビット線１６は、層間絶縁膜１５及びＳｉＯ□膜１
０膜形０されたコンタクトホール１７を通じて１４層１
２に接続されている。
０膜形０されたコンタクトホール１７を通じて１４層１
２に接続されている。
なお上述のように構成された本実施例によるＤＲＡＭに
おいては、従来と同様にキャパシタ５に情報としての電
荷を蓄積し、スイッチング・トランジスタ１４によりこ
の電荷の出し入れを行うようになっている。
おいては、従来と同様にキャパシタ５に情報としての電
荷を蓄積し、スイッチング・トランジスタ１４によりこ
の電荷の出し入れを行うようになっている。
上述の実施例によるＤＲＡＭによれば、キャパシタ５の
電極である多結晶Ｓｉ膜膜上上層間絶縁膜６を介して多
結晶Ｓｉ膜７を設け、この多結晶Ｓｉ膜７を用いて形成
されるＭＯＳ）ランジスタによりスイッチング・トラン
ジスタ１４を構成しているので、次のような利点がある
。すなわち、キャパシタ５」二にスイッチング・Ｉ・ラ
ンジスタ１４が設けられた構造となるので、キャパシタ
５の電極である上記多結晶Ｓｉ膜４をメモリセル領域全
面に亘って形成することができる。従って、セル面積を
同一とした場合、キャパシタ５とスイッチング・トラン
ジスタ１４とを平面的に設けた従来のプレーナ型メモリ
セルに比べて、キャパシタ５の容量を増大させることが
可能となる。またこのようにキャパシタ５の容量を増大
させることが可能となるので、メモリセル寸法が集積度
の向上に伴って縮小されても、α線や雑音によるソフト
エラーを起こさない程度の大きさの容量を確保すること
が可能となる。
電極である多結晶Ｓｉ膜膜上上層間絶縁膜６を介して多
結晶Ｓｉ膜７を設け、この多結晶Ｓｉ膜７を用いて形成
されるＭＯＳ）ランジスタによりスイッチング・トラン
ジスタ１４を構成しているので、次のような利点がある
。すなわち、キャパシタ５」二にスイッチング・Ｉ・ラ
ンジスタ１４が設けられた構造となるので、キャパシタ
５の電極である上記多結晶Ｓｉ膜４をメモリセル領域全
面に亘って形成することができる。従って、セル面積を
同一とした場合、キャパシタ５とスイッチング・トラン
ジスタ１４とを平面的に設けた従来のプレーナ型メモリ
セルに比べて、キャパシタ５の容量を増大させることが
可能となる。またこのようにキャパシタ５の容量を増大
させることが可能となるので、メモリセル寸法が集積度
の向上に伴って縮小されても、α線や雑音によるソフト
エラーを起こさない程度の大きさの容量を確保すること
が可能となる。
以上本発明の一実施例につき説明したが、本発明は上述
の実施例に限定されるものではなく、本発明の技術的思
想に基づく各種の変形が可能である。例えば上述の実施
例においては、ＬＯＣＯ３法により形成されたフィール
ドＳｉＯ２膜２によって規定されるメモリセル領域の形
状を長方形としたが、必要に応じてこれと異なる形状と
してもよい。
の実施例に限定されるものではなく、本発明の技術的思
想に基づく各種の変形が可能である。例えば上述の実施
例においては、ＬＯＣＯ３法により形成されたフィール
ドＳｉＯ２膜２によって規定されるメモリセル領域の形
状を長方形としたが、必要に応じてこれと異なる形状と
してもよい。
同様に、スイッチング・トランジスタ１４を構成する多
結晶Ｓｉ膜７の形状も上述の実施例と異なる形状として
もよい。また多結晶Ｓｉ膜４．７等の膜厚は必要に応し
て選定し得るものである。さらにまた、多結晶Ｓｉ膜４
の代わりにＤＯＰＯ３膜（不純物をドープした多結晶Ｓ
ｉ膜）を用いることも可能である。
結晶Ｓｉ膜７の形状も上述の実施例と異なる形状として
もよい。また多結晶Ｓｉ膜４．７等の膜厚は必要に応し
て選定し得るものである。さらにまた、多結晶Ｓｉ膜４
の代わりにＤＯＰＯ３膜（不純物をドープした多結晶Ｓ
ｉ膜）を用いることも可能である。
なお上述の実施例においては、本発明をＤＲＡＭに適用
した場合につき説明したが、キャパシタとスイッチング
・）・ランジスタとから成るメモリセルを具備する各種
半導体装置にも本発明を適用することが可能である。
した場合につき説明したが、キャパシタとスイッチング
・）・ランジスタとから成るメモリセルを具備する各種
半導体装置にも本発明を適用することが可能である。
本発明によれば、キャパシタを構成する第１の半導体層
上に第２の半導体層を設け、この第２の半導体層により
イツチング・トランジスタを構成しているので、第１の
半導体層をメモリセル領域全面に亘って形成することが
可能となり、従ってセル面積を大きくすることなくキャ
パシタの容量を増大させることが可能となる。
上に第２の半導体層を設け、この第２の半導体層により
イツチング・トランジスタを構成しているので、第１の
半導体層をメモリセル領域全面に亘って形成することが
可能となり、従ってセル面積を大きくすることなくキャ
パシタの容量を増大させることが可能となる。
第１Ａ図及び第１Ｂ図は本発明の一実施例によるＤＲＡ
Ｍの平面図及びＢ−Ｂ線の断面図である。 なお図面に用いた符号において、 １−一−−−−−−−−−−−−−−−−−ｐ型Ｓｉ基
板４ 、７−−−−−−−−−−−一多結晶Ｓｉ膜５−
−−−−−−−−−−−−−−−キャパシタ６ 、１５
−−−−−−−−−−−−−−一層間絶縁膜１１−−−
−−−−〜−−−−−−−ワード線１４−−−−−−−
−−−−スイッチング・トランジスタ１６−−−−−−
−−−−−−−−−−−ビツ ト線である。
Ｍの平面図及びＢ−Ｂ線の断面図である。 なお図面に用いた符号において、 １−一−−−−−−−−−−−−−−−−−ｐ型Ｓｉ基
板４ 、７−−−−−−−−−−−一多結晶Ｓｉ膜５−
−−−−−−−−−−−−−−−キャパシタ６ 、１５
−−−−−−−−−−−−−−一層間絶縁膜１１−−−
−−−−〜−−−−−−−ワード線１４−−−−−−−
−−−−スイッチング・トランジスタ１６−−−−−−
−−−−−−−−−−−ビツ ト線である。
Claims (1)
- 【特許請求の範囲】 半導体基板とこの半導体基板上に設けられている絶縁
層とこの絶縁層上に設けられている第１の半導体層とに
より形成されるキャパシタとスイッチング・トランジス
タとから成るメモリセルを具備する半導体装置において
、 上記第１の半導体層上に第２の半導体層を設け、この第
２の半導体層により上記スイッチング・トランジスタを
構成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60274589A JPS62133755A (ja) | 1985-12-06 | 1985-12-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60274589A JPS62133755A (ja) | 1985-12-06 | 1985-12-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62133755A true JPS62133755A (ja) | 1987-06-16 |
Family
ID=17543845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60274589A Pending JPS62133755A (ja) | 1985-12-06 | 1985-12-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62133755A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01225353A (ja) * | 1988-03-04 | 1989-09-08 | Sony Corp | 半導体装置及びその製造方法 |
| JPH06326271A (ja) * | 1993-03-22 | 1994-11-25 | Gold Star Electron Co Ltd | 半導体メモリセル及びその製造方法 |
-
1985
- 1985-12-06 JP JP60274589A patent/JPS62133755A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01225353A (ja) * | 1988-03-04 | 1989-09-08 | Sony Corp | 半導体装置及びその製造方法 |
| JPH06326271A (ja) * | 1993-03-22 | 1994-11-25 | Gold Star Electron Co Ltd | 半導体メモリセル及びその製造方法 |
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