KR960019727A - 반도체 메모리장치 및 그 제조방법 - Google Patents

반도체 메모리장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 셀점유면적을 줄여 고집적화에 유리하도록 한 것이다.
본 발명은 반도체기판 소정영역에 형성된 트렌치의 내벽을 따라 형성된 유전체 막과 상기 유전체막상에 형성된 커패시터전극으로 이루어진 커패시터와; 상기 커패시터 상부에 절연막을 개재하여 형성된 게이트전극과 상기 게이트전극 측면에 형성된 게이트절연막 및 상기 게이트절연막 측면부에 형성되며 상기 커패시터 전극 양단부와 연결된 채널층으로 이루어진 전송트랜지스터; 상기 게이트전극상에 절연막을 개재하여 형성되며 상기 채널층의 상부와 연결된 도전층 상부에 형성되어 상기 도전층을 통해 상기 전송트랜지스터의 채널층과 연결되는 비트라인을 포함하여 구성된 반도체 메모리장치를 제공함으로써 DRAM셀을 구성하는 커패시터와 전송트랜지스터 및 비트라인을 수직구조로 형성하여 셀 점유면적을 감소시켜 소자의 고집적화를 도모한다.

Description

반도체 메모리장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 DRAM셀 제조방법을 도시한 공정순서도.

Claims (11)

  1. 반도체기판 소정영역에 형성된 트렌치의 내벽을 따라 형성된 유전체 막과 상기 유전체막상에 형성된 커패시터전극으로 이루어진 커패시터와; 상기 커패시터 상부에 절연막을 개재하여 형성된 게이트전극과 상기 게이트전극 측면에 형성된 게이트절연막 및 상기 게이트절연막 측면부에 형성되며 상기 커패시터 전극 양단부와 연결된 채널층으로 이루어진 전송트랜지스터 ; 상기 게이트전극상에 절연막을 개재하여 형성되며 상기 채널층의 상부와 연결된 도전층 상부에 형성되어 상기 도전층을 통해 상기 전송트랜지스터의 채널층과 연결되는 비트 라인을 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 트렌치가 형성된 반도체기판부위는 불순물이 도핑된 웰영역임을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 채널층의 상부는 상기 도전층의 양단부와 연결되며, 채널층의 하부는 상기 커패시터전극의 양단부와 연결된 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 채널층 상부의 상기 도전층과 연결된 부분에 소오스가 형성된 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 채널층 하부의 상기 커패시터 전극과 연결된 부분에 드레인이 형성된 것을 특징으로 하는 반도체 메모리장치.
  6. 제1항에 있어서, 상기 커패시터와 전송트랜지스터의 게이트전극 사이에 개재된 절연막은 상기 커패시터가 형성된 트렌치내에 매몰된 형태로 형성됨을 특징으로 하는 반도체 메모리장치.
  7. 제1항에 있어서, 상기 트렌치 상부영역에 형성된 개구부를 가지는 절연막이 반도체기판상의 상기 커패시터 유전체막 하부에 형성된 것은 특징으로 하는 반도체 메모리장치.
  8. 반도체기판상에 제1절연막은 형성하는 공정과, 상기 제1절연막을 선택적으로 식각하여 개구부를 형성하는 공정, 노출된 기판부위를 식각하여 상기 개구부 하부에 트렌치를 형성하는 공정, 상기 개구부 및 트렌치 내벽에 유전체 막을 형성하는 공정, 상기 유전체막상에 커패시터전극 형성을 위한 제1도전층을 형성하는 공정, 상기 개구부 및 트렌치가 매몰되도록 상기 제1도전층상에 제2절연막을 형성하는 공정, 상기 제2절연막상에 게이트전극 형성을 위한 제2도전층과 제3절연막 및 제3도전층은 차례로 형성하는 공정, 상기 제3도전층, 제3절연막, 제2도전층, 제2절연막은 소정패턴으로 패터닝하여 적층구조를 형성하는 공정, 상기 적층구조의 제2절연막과 제2도전층 및 제3절연막의 측면에 절연막측벽을 형성하는 공정, 상기 적층구조가형성된 기판 전면에 반도체층을 형성하는 공정, 상기 반도체층을 에치백하여 상기 적층구조의 측면에만 남도록 하는 공정, 상기 적층구조 및 상기 반도체 층을 마스크로 이용하여 상기 제1도전층 식각하여 커패시터전극을 형성하는 공정, 기판 전면에 제4절연막을 형성하는 공정, 상기 제4절연막을 선택적으로 식각하여 상기 제3도전층을 노출시키는 콘택홀을 형성하는 공정, 및 상기 제4절연막 상부에 상기 콘택홀을 통해 상기 제3도전층과 연결되는 비트라인을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  9. 제8항에 있어서, 상기 제1도전층, 제2도전층 및 제3도전층은 도우프드 폴리실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  10. 제8항에 있어서, 상기 반도체 층은 실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  11. 제8항에 있어서, 상기 반도체층의 상부영역에 상기 제3도전층의 불순물이 도핑되어 소오스가 셀프얼라인 되어 형성되고, 반도체층 하부영역에 커패시터전극의 불순물이 도핑되어 드레인이 셀프얼라인되어 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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