KR970030838A - 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

p형 실리콘 기판(1)의 표면에 MOS 트랜지스터(10)의 n형 소스／드레인 영역(5)가 형성되어 있다. 이 소스／드레인 영역(5)에 전기적으로 접속되는 저장 노드(23)은 비트선(15)를 관통하여 n형 소스／드레인 영역(5)에 이르고 있다. 이 저장 노드와 비트선(15)는 측벽 절연층(21)에 의해 절연되어 있다. 이것에 의해, 저장 노드와 비트선 또는 게이트 전극층과의 단선을 방지할 수 있는 고집적화에 적합한 반도체 기억 장치가 얻어진다.

Description

반도체 기억 장치 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도 1은 본 발명의 실시 형태 1에서 반도체 기억 장치의 구성을 개략적으로 도시하는 부분 평면도.

Claims (12)

  1. 주 표면을 갖는 반도체 기판; 상기 반도체 기판의 주 표면 위에 게이트 절연층을 개재하여 형성된 게이트 전극층; 상기 게이트 전극층 아래의 상기 반도체 기판의 영역을 끼우도록 상기 반도체 기판의 주 표면에 형성된 한쌍의 소스／드레인 영역; 상기 게이트 전극층을 덮도록 상기 반도체 기판의 주 표면 위에 형성되고, 또한 한쌍의 상기 소스／드레인 영역의 한쪽에 이르는 제1홀을 갖는 제1절연층; 상기 제1절연층 상에 연장하도록 형성되고, 또한 상기 제1홀을 통해 한쌍의 상기 소스／드레인 영역의 한쪽과 전기적으로 접속되는 비트선용 도전층; 및 상기, 비트선용 도전층을 덮도록 형성된 제2절연층을 구비하고, 상기 제1절연층, 상기 비트선용 도전층 및 상기 제2절연층은 상기제1절연층, 상기 비트선용 도전층 및 상기 제2절연층을 관통하여 한쌍의 상기 소스／드레인 영역의 다른 쪽에 이르는 제2홀을 갖고 있으며, 적어도 상기 비트선용 도전층의 상기 제2홀로부터 노출한 표면을 덮도록 상기 제2홀의 측벽에 형성된 측벽 절연층; 및 상기 제2 홀을 통해 한쌍의 상기 소스／드레인 영역의 다른 쪽과 전기적으로 접속된 캐패시터의 저장 노드용 도전층을 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제1 및 제2절연층은 실리콘 산화막을 갖고, 상기 측벽 절연층은 실리콘 질화막을 갖는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 저장 노드용 도전층을 덮는 캐패시터 절연층; 및 상기 캐패시터 절연층을 개재하여 상기 저장 노드용 도전층과 대향하는 상기 캐패시터의 셀 플레이트용 도전층을 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제3항에 있어서, 상기 저장 노드용 도전층과 상기 셀 플레이트용 도전층은 불순물이 도입된 다결정 실리콘층을 갖고 있는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 측벽 절연층은 상기 제1절연층의 상기 제2홀로부터 노출한 표면을 덮고 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서, 상기 제2절연층은 상기 제2홀 내벽의 외주측에 횡 방향으로 거리를 두고 둘러싸는 벽면을 갖고, 상기 벽면을 덮는 제2 측벽 절연층을 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
  7. 반도체 기판의 주 표면 위에 게이트 절연층을 개재하여 게이트 전극층을 형성하는 공정; 상기 게이트 전극층 아래의 상기 반도체 기판의 영역을 끼우도록 상기 반도체 기판의 주 표면에 한쌍의 소스／드레인 영역을 형성하는 공정; 상기 게이트 전극층을 덮도록 상기 반도체 기판의 주 표면 위에 제1절연층을 형성하는 공정, 상기 제1절연층에 한쌍의 상기 소스／드레인 영역의 한쪽에 이르는 제1홀을 형성하는 공정; 상기 제1홀을 통해 한쌍의 상기 소스／드레인 영역의 한쪽과 전기적으로 접속하도록, 또한 상기 제1절연층 위에 연장하도록 비트선용 도전층을 형성하는 공정; 상기 비트선용 도전층을 덮도록 상기 제1절연층 위에 제2절연층을 형성하는 공정; 상기 제2절연층 위에 소정의형상을 갖는 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 마스크로서 상기 제2절연층, 상기 비트선용 도전층 및 상기 제1절연층을 에칭함으로써 상기 비트선용 도전층을 관통하여 한쌍의 상기 소스／드레인 영역의 다른 쪽에 이르는 제2홀을 형성하는 공정; 상기 제2홀의 측벽을 덮도록 측벽 절연층을 형성하는 공정; 및 상기 제2홀을 통해 한쌍의 상기 소스／드레인 영역의 다른 쪽에 전기적으로 접속하는 캐패시터의 저장 노드용 도전층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 기억 장치용 제조 방법.
  8. 제7항에 있어서, 상기 측벽 절연층을 형성하는 공정은 상기 제2홀의 내벽 및 상기 제2절연층을 덮는 제3절연층을 형성하는 공정; 및 상기 제2홀의 저벽(底壁)에서 상기 반도체 기판의 주 표면이 노출할 때까지 상기 제3절연층에 이방성 에칭을 실시하는 공정을 구비한 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  9. 제7항에 있어서, 상기 저장 노드용 도전층을 덮도록 캐패시터 절연층을 형성하는 공정; 및 상기 캐패시터 절연층을 개재하여 상기 저장 노드용 도전층과 대향하도록 상기 캐패시터의 셀 플레이트용 도전층을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  10. 반도체 기판의 주 표면 위에 게이트 절연층을 개재하여 게이트 전극을 형성하는 공정; 상기 게이트 전극층 아래의 상기 반도체 기판의 영역을 끼우도록 상기 반도체 기판의 주 표면에 한쌍의 소스／드레인 영역을 형성하는 공정; 상기 게이트 전극층을 덮도록 상기 반도체 기판의 주 표면상에 제1절연층을 형성하는 공정; 상기 제1절연층에 한쌍의 상기 소스／드레인 영역의 한쪽에 이르는 제1홀을 형성하는 공정; 상기 제1홀을 통해 한쌍의 상기 소스／드레인 영역의 한쪽과 전기적으로 접속하도록, 또한 상기 제1절연층 상에 연장하도록 비트선용 도전층을 형성하는 공정; 상기 비트선용 도전층을 덮도록 상기 제1절연층 상에 제2절연층을 형성하는 공정; 한쌍의 상기 소스／드레인 영역의 다른 쪽의 바로 위 영역에서, 상기 제2절연층과 상기 비트선용 도전층을 관통하여 상기 제1절연층의 표면을 노출하는 제2홀을 형성하는 공정; 상기 제2홀의 내벽면과 상기 제2절연층과의 표면을 덮도록 제3절연층을 형성하는 공정; 상기 제2홀의 저면에서 상기 제1절연층이 노출할 때까지 상기 제3절연층을 에칭하고, 또 상기 제2홀의 저면에서 노출한 상기 제1절연층을 에칭하여 상기 비트선용 도전층의 노출 표면을 덮는 측벽 절연층을 상기 제3절연층으로부터 형성함과 동시에, 한쌍의 상기 소스／드레인 영역의 다른쪽의 이르는 콘택트홀을 형성하는 공정; 및 상기 콘택트홀을 통해 한쌍의 상기 소스／드레인 영역의 다른쪽에 전기적으로 접속하는 캐패시터의 저장 노드용 도전층을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  11. 반도체 기판의 주 표면 위에 게이트 절연층을 개재하여 게이트 전극을 형성하는 공정; 상기 게이트 전극층 아래의 상기 반도체 기판의 영역을 끼우도록 상기 반도체 기판의 주 표면에 한쌍의 소스／드레인 영역을 형성하는 공정; 상기 게이트 전극층을 덮도록 상기 반도체 기판의 주 표면상에 제1절연층을 형성하는 공정; 상기 제1절연층에 한쌍의 소스／드레인 영역의 한쪽에 이르는 제1홀을 형성하는 공정; 상기 제1홀을 통해 한쌍의 소스／드레인 영역의 한쪽과 전기적으로 접속하도록, 또한 상기 제1절연층 위에 연장하도록 비트선용 도전층을 형성하는 공정; 상기 비트선용 도전층을 덮도록 상기 제1절연층 상에 제2절연층을 형성하는 공정; 한쌍의 상기 소스／드레인 영역의 다른 쪽의 바로 위 영역에서, 상기 제2절연층을 관통하여 상기 비트선용 도전층의 표면에 이르는 제2홀을 형성하는 공정; 상기 제2홀의 내벽 면과 상기 제2절연층과의 표면을 덮도록 제3절연층을 형성하는 공정; 상기 제2홀의 저면에서 상기 비트선용 도전층의 표면이 노출할 때까지 상기 제3절연층 에칭하여 상기 제2홀의 측벽에 상기 제3절연층으로 이루어지는 제1측벽 절연층을 잔존시키는 공정; 상기 제2홀의 저면에서 노출한 상기 비트선용 도전층을 상기 제1절연층의 표면이 노출할 때까지 에칭하는 공정; 상기 제2홀의 저면에서 노출하는 상기 제1절연층을 에칭하여 한쌍의 상기 소스／드레인 영역의 다른 쪽의 표면이 이르는 구멍을 형성하는 공정; 한쌍의 상기 소스／드레인 영역의 다른 쪽 표면에 이르는 상기 구멍의 내벽 면 및 상기 제2절연층의 표면을 덮도록 제4절연층을 형성하는 공정; 한쌍의 상기 소스／드레인 영역의 다른 쪽의 표면이 노출할 때까지 상기 제4 절연층을 에칭함으로써, 상기 비트선용 도전층의 노출 표면을 덮는 제2측벽 절연층을 상기 제4절연층으로부터 형성 함과 동시에, 한쌍의 상기 소스／드레인 영역의 다른 쪽의 표면에 이르는 콘택트홀을 형성하는 공정; 및 상기 콘택트홀을 통해 한쌍의 상기 소스／드레인 영역의 다른 쪽에 전기적으로 접속하는 캐패시터의 저장 노드용 도전층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  12. 반도체 기판의 주 표면 위에 게이트 절연층을 개재하여 게이트 전극층을 형성하는 공정, 상기 게이트 전극층 아래의 상기 반도체 기판의 영역을 끼우도록 상기 반도체 기판의 주 표면에 한쌍의 소스／드레인 영역을 형성하는 공정; 상기 게이트 전극층을 덮도록 상기 반도체 기판의 주 표면 위에 제1절연층을 형성하는 공정; 상기 제1절연층에 한쌍의 상기 소스／드레인 영역의 한쪽에 이르는 제1홀을 형성하는 공정; 상기 제1홀을 통해 한쌍의 상기 소스／드레인 영역으로의 한쪽과 전기적으로 접속하도록, 또한 상기 제1절연층 위에 연장하도록 비트선용 도전층을 형성하는 공정; 상기 비트선용 도전층을 덮도록 상기 제1절연층 위에 제2절연층을 형성하는 공정; 한쌍의 상기 소스／드레인 영역의 다른 쪽의 바로 위 영역에서, 상기 제2절연층을 관통하여 상기 비트선용 도전층의 표면에 이르는 제2홀을 형성하는 공정; 상기 제2홀의 내벽면과 상기 제2절연층과의 표면을 덮도록 제3절연층을 형성하는 공정; 상기 제2홀의저면에서 상기 비트선용 도전층의 표면이 노출할 때까지 상기 제3절연층을 에칭하여 상기 제2홀의 측벽에 상기 제3절연층으로 이루어지는 제1측벽 절연층을 잔존시키는 공정; 상기 제2홀의 저면에서 노출한 상기 비트선용 도전층을 상기 제1절연층의 표면이 노출할 때까지 에칭하는 공정; 노출한 상기 제1절열층의 표면과 노출한 상기 비트선용 도전층의 측면과, 상기 제2절연층의 표면을 덮도록 제4절연층을 형성하는 공정, 상기 제1절연층이 노출할 때까지 상기 제4절연층에 이방성 에칭을 실시하고, 또 노출한 상기 제1절연층에 한쌍의 상기 소스／드레인 영역의 다른 쪽에 이를 때까지 이방성 에칭을 실시하여, 상기 비트선용 도전층의 노출 표면을 덮는 제2측벽 절연층을 상기 제4절연층으로부터 형성함과 동시에, 한쌍의 상기 소스／드레인, 영역의 다른 쪽에 이르는 콘택홀을 형성하는 공정; 및 상기 콘택홀을 통해 한쌍의 상기 소스／드레인 영역의 다른 쪽에 전기적으로 접속하는 캐패시터의 저장용 도전층을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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