JPH06291273A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH06291273A JPH06291273A JP5072694A JP7269493A JPH06291273A JP H06291273 A JPH06291273 A JP H06291273A JP 5072694 A JP5072694 A JP 5072694A JP 7269493 A JP7269493 A JP 7269493A JP H06291273 A JPH06291273 A JP H06291273A
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- Japan
- Prior art keywords
- polysilane
- integrated circuit
- semiconductor integrated
- electrode
- conductive layer
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Abstract
(57)【要約】
【目的】 設計値からの誤差を減少させることことがで
き、有害な薬品を使うような工程を極力省くことがで
き、コスト的にも安く、簡便な導電層の形成を可能とす
る半導体集積回路の製造方法を提供することを主な目的
とする。 【構成】 １． 半導体基板上に導電層を積層し、配線
部および電極を形成する半導体集積回路の製造方法にお
いて、前記導電層としてポリシランを使用し、これにパ
ターニング用マスクを通して紫外線を照射し、紫外線を
照射された部分を絶縁層化することにより、配線部およ
び電極を形成することを特徴とする半導体集積回路の製
造方法。 ２． 上記項１に記載の半導体集積回路の製造方法にお
いて、ＤＲＡＭのメモリセルの容量部の形成に際し、容
量電極部と容量対極部とを同時に形成する半導体集積回
路の製造方法。
き、有害な薬品を使うような工程を極力省くことがで
き、コスト的にも安く、簡便な導電層の形成を可能とす
る半導体集積回路の製造方法を提供することを主な目的
とする。 【構成】 １． 半導体基板上に導電層を積層し、配線
部および電極を形成する半導体集積回路の製造方法にお
いて、前記導電層としてポリシランを使用し、これにパ
ターニング用マスクを通して紫外線を照射し、紫外線を
照射された部分を絶縁層化することにより、配線部およ
び電極を形成することを特徴とする半導体集積回路の製
造方法。 ２． 上記項１に記載の半導体集積回路の製造方法にお
いて、ＤＲＡＭのメモリセルの容量部の形成に際し、容
量電極部と容量対極部とを同時に形成する半導体集積回
路の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の製造
方法に関し、より詳しくは半導体の導電層の形成方法に
関する。
方法に関し、より詳しくは半導体の導電層の形成方法に
関する。
【０００２】
【従来の技術】現在、半導体集積回路の製造方法におい
て配線部、電極などを形成するに際しては、以下に記述
するような工程が一般に採用されている。
て配線部、電極などを形成するに際しては、以下に記述
するような工程が一般に採用されている。
【０００３】１）電極層の形成（図１参照）；この工程
では、シリコン基板１の上に形成された絶縁層２（Ｓｉ
Ｏ2）上にスパッタリングなどの手段により導電層３を
形成する。この導電層３の膜厚は、数千オングストロー
ムから１ミクロンの程度である。導電層の材質として
は、シリサイド、アルミニウムなどが使用される。
では、シリコン基板１の上に形成された絶縁層２（Ｓｉ
Ｏ2）上にスパッタリングなどの手段により導電層３を
形成する。この導電層３の膜厚は、数千オングストロー
ムから１ミクロンの程度である。導電層の材質として
は、シリサイド、アルミニウムなどが使用される。
【０００４】２）リソグラフィ（図２および３参照）；
この工程は、配線や電極などのパターンを基板１上に焼
付けて形成する工程である。上記１）の工程で形成され
た導電層３上にフォトレジスト（感光剤）４を塗布し、
配線パターンや電極形状を印刷された石英ガラス製のマ
スク５を通して、光または電子線を当て、感光剤４を現
像することにより、シリコン基板１上に配線や電極のパ
ターン６を描くことができる。現像後の状態は、図３に
示されている。
この工程は、配線や電極などのパターンを基板１上に焼
付けて形成する工程である。上記１）の工程で形成され
た導電層３上にフォトレジスト（感光剤）４を塗布し、
配線パターンや電極形状を印刷された石英ガラス製のマ
スク５を通して、光または電子線を当て、感光剤４を現
像することにより、シリコン基板１上に配線や電極のパ
ターン６を描くことができる。現像後の状態は、図３に
示されている。
【０００５】３）エッチング（図４参照） この工程は、上記２）の工程で描かれた配線や電極のパ
ターン６に沿って、導電層３を加工する工程である。プ
ラズマガスなどを用いることにより、パターン６に合致
する配線や電極を形成することができる。
ターン６に沿って、導電層３を加工する工程である。プ
ラズマガスなどを用いることにより、パターン６に合致
する配線や電極を形成することができる。
【０００６】シリコン基板上の配線や電極が複数の層に
わたる場合には、上記の工程を繰り返し行なうことによ
り、パターン形成を行なうことができる。これらのプロ
セスに関する文献類は、多く出版されており、一例とし
て、「半導体デパイス（Ｓ．Ｍ．ジィー、産業図書）を
挙げることができる。
わたる場合には、上記の工程を繰り返し行なうことによ
り、パターン形成を行なうことができる。これらのプロ
セスに関する文献類は、多く出版されており、一例とし
て、「半導体デパイス（Ｓ．Ｍ．ジィー、産業図書）を
挙げることができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
工程からなるプロセスでは、設計時のパターン寸法から
の誤差を生じやすい。即ち、マスクを用いた露光・現像
時における誤差とその現像パターンに基づくエッチング
時における誤差である。技術の進歩とともに、半導体の
配線および配線間のスペースが、ますます小さくなって
行く現状では、これらの誤差は、できるだけ小さいこと
が望ましい。
工程からなるプロセスでは、設計時のパターン寸法から
の誤差を生じやすい。即ち、マスクを用いた露光・現像
時における誤差とその現像パターンに基づくエッチング
時における誤差である。技術の進歩とともに、半導体の
配線および配線間のスペースが、ますます小さくなって
行く現状では、これらの誤差は、できるだけ小さいこと
が望ましい。
【０００８】また、環境汚染防止の観点からも、有害な
薬品を使う工程は、極力少なくすることが好ましく、且
つこれはコスト的にも有利である。
薬品を使う工程は、極力少なくすることが好ましく、且
つこれはコスト的にも有利である。
【０００９】これらの問題点を解決しようとすれば、製
造工程を省略し、且つ化学的な反応を伴わずに配線・電
極のパターンを形成する必要があるが、従来のプロセス
では適当な材料もなく、その実現は不可能であった。
造工程を省略し、且つ化学的な反応を伴わずに配線・電
極のパターンを形成する必要があるが、従来のプロセス
では適当な材料もなく、その実現は不可能であった。
【００１０】本発明は、設計値からの誤差を少なくする
ことができ、有害な薬品を使うような工程を極力省くこ
とができ、コスト的にも安く、簡便な導電層の形成を可
能とする半導体集積回路の製造方法を提供することを主
な目的とする。
ことができ、有害な薬品を使うような工程を極力省くこ
とができ、コスト的にも安く、簡便な導電層の形成を可
能とする半導体集積回路の製造方法を提供することを主
な目的とする。
【００１１】
【課題を解決するための手段】本発明者は、上記の様な
技術の現状に鑑みて鋭意研究を進めた結果、導電層形成
材料としてポリシランを用い、パターニング用マスクを
通して紫外線を照射して絶縁層を形成する場合には、従
来の半導体集積回路の製造方法の問題点が実質的に解消
されるか或いは大幅に軽減されることを見出した。
技術の現状に鑑みて鋭意研究を進めた結果、導電層形成
材料としてポリシランを用い、パターニング用マスクを
通して紫外線を照射して絶縁層を形成する場合には、従
来の半導体集積回路の製造方法の問題点が実質的に解消
されるか或いは大幅に軽減されることを見出した。
【００１２】すなわち、本発明は、下記の半導体集積回
路の製造方法を提供するものである。
路の製造方法を提供するものである。
【００１３】１． 半導体基板上に導電層を積層し、配
線部および電極を形成する半導体集積回路の製造方法に
おいて、前記導電層としてポリシランを使用し、これに
パターニング用マスクを通して紫外線を照射し、紫外線
を照射された部分を絶縁層化することにより、配線部お
よび電極を形成することを特徴とする半導体集積回路の
製造方法。
線部および電極を形成する半導体集積回路の製造方法に
おいて、前記導電層としてポリシランを使用し、これに
パターニング用マスクを通して紫外線を照射し、紫外線
を照射された部分を絶縁層化することにより、配線部お
よび電極を形成することを特徴とする半導体集積回路の
製造方法。
【００１４】２． 上記項１に記載の半導体集積回路の
製造方法において、ＤＲＡＭのメモリセルの容量部の形
成に際し、容量電極部と容量対極部とを同時に形成する
半導体集積回路の製造方法。
製造方法において、ＤＲＡＭのメモリセルの容量部の形
成に際し、容量電極部と容量対極部とを同時に形成する
半導体集積回路の製造方法。
【００１５】本発明で使用するポリシランは、Ｓｉ−Ｓ
ｉ結合を主鎖骨格とする高分子材料であれば特に限定さ
れず、具体的には、下記の如きものが例示される。
ｉ結合を主鎖骨格とする高分子材料であれば特に限定さ
れず、具体的には、下記の如きものが例示される。
【００１６】一般式（１）
【００１７】
【化１】
【００１８】（式中２個のＲは、同一または相異なって
水素原子、炭素数１〜１４のアルキル基、アリール基、
炭素数１〜１０のアルコキシ基、アミノ基、シリル基ま
たはその誘導体を示し、ｎは１０〜１００００程度であ
る；Ａは、ＳｉまたはＧｅを示す。ポリシランの構造単
位中のＡは、全てＳｉにより構成されていても良く、或
いは全てＧｅにより構成されていても良く、或いは任意
の割合のＳｉとＧｅとから構成されていても良い）で示
される直鎖状ポリシラン、一般式（２）
水素原子、炭素数１〜１４のアルキル基、アリール基、
炭素数１〜１０のアルコキシ基、アミノ基、シリル基ま
たはその誘導体を示し、ｎは１０〜１００００程度であ
る；Ａは、ＳｉまたはＧｅを示す。ポリシランの構造単
位中のＡは、全てＳｉにより構成されていても良く、或
いは全てＧｅにより構成されていても良く、或いは任意
の割合のＳｉとＧｅとから構成されていても良い）で示
される直鎖状ポリシラン、一般式（２）
【００１９】
【化２】
【００２０】（式中Ｒは、水素原子、炭素数１〜１４の
アルキル基、アリール基、炭素数１〜１０のアルコキシ
基、アミノ基、シリル基またはその誘導体を示し、ｎは
１０〜１００００程度である；Ａは、ＳｉまたはＧｅを
示す。ポリマーの構造単位中のＡは、全てＳｉにより構
成されていても良く、或いは全てＧｅにより構成されて
いても良く、或いは任意の割合のＳｉとＧｅとから構成
されていても良い）で示されるシリコンネットワークポ
リマー、一般式（３）
アルキル基、アリール基、炭素数１〜１０のアルコキシ
基、アミノ基、シリル基またはその誘導体を示し、ｎは
１０〜１００００程度である；Ａは、ＳｉまたはＧｅを
示す。ポリマーの構造単位中のＡは、全てＳｉにより構
成されていても良く、或いは全てＧｅにより構成されて
いても良く、或いは任意の割合のＳｉとＧｅとから構成
されていても良い）で示されるシリコンネットワークポ
リマー、一般式（３）
【００２１】
【化３】
【００２２】（式中２個のＲは、同一または相異なって
水素原子、炭素数１〜１４のアルキル基、アリール基、
炭素数１〜１０のアルコキシ基、アミノ基、シリル基ま
たはその誘導体を示し、ｘ，ｙおよびｚの合計は、１０
〜１００００程度である。ただし、ｘ，ｙおよびｚの２
つまでは０であっても良い；Ａは、ＳｉまたはＧｅを示
す。ポリマーの各構造単位中のＡは、全てＳｉにより構
成されていても良く、或いは全てＧｅにより構成されて
いても良く、或いは任意の割合のＳｉとＧｅとから構成
されていても良い）で示される構造単位の２以上を有
し、Ｓｉ−Ｓｉ結合、Ｇｅ−Ｇｅ結合あるいはＳｉ−Ｇ
ｅ結合を骨格とする網目状ポリマー。
水素原子、炭素数１〜１４のアルキル基、アリール基、
炭素数１〜１０のアルコキシ基、アミノ基、シリル基ま
たはその誘導体を示し、ｘ，ｙおよびｚの合計は、１０
〜１００００程度である。ただし、ｘ，ｙおよびｚの２
つまでは０であっても良い；Ａは、ＳｉまたはＧｅを示
す。ポリマーの各構造単位中のＡは、全てＳｉにより構
成されていても良く、或いは全てＧｅにより構成されて
いても良く、或いは任意の割合のＳｉとＧｅとから構成
されていても良い）で示される構造単位の２以上を有
し、Ｓｉ−Ｓｉ結合、Ｇｅ−Ｇｅ結合あるいはＳｉ−Ｇ
ｅ結合を骨格とする網目状ポリマー。
【００２３】これらのポリマーは、公知であり、それぞ
れの構造単位を有するモノマーを原料として、公知の方
法により製造される。より具体的には、アルカリ金属の
存在下にハロシラン類および／またはハロゲルマン類を
脱塩素縮重合させる方法（キッピング法）、電極還元に
よりハロシラン類および／またはハロゲルマン類を脱塩
素縮重合させる方法、金属触媒の存在下にヒドロシラン
類を脱水素縮重合させる方法、ビフェニルなどで架橋さ
れたジシレンのアニオン重合による方法、環状シラン類
の開環重合による方法などが例示される。
れの構造単位を有するモノマーを原料として、公知の方
法により製造される。より具体的には、アルカリ金属の
存在下にハロシラン類および／またはハロゲルマン類を
脱塩素縮重合させる方法（キッピング法）、電極還元に
よりハロシラン類および／またはハロゲルマン類を脱塩
素縮重合させる方法、金属触媒の存在下にヒドロシラン
類を脱水素縮重合させる方法、ビフェニルなどで架橋さ
れたジシレンのアニオン重合による方法、環状シラン類
の開環重合による方法などが例示される。
【００２４】また、これらのポリシランは、Ｉ2などに
よりドープされていても良い。
よりドープされていても良い。
【００２５】本発明による半導体集積回路の製造方法
は、まず、通常のプロセスによって基板上に形成された
絶縁層（絶縁層の下に他の導電層があっても良い）の上
に、上述の様なポリシランを均一に成膜する。ポリシラ
ンは、紫外線を照射された部分が導電性を失って、絶縁
体になるという性質がある。従って、所望のパターンを
印刷したマスクを通して、ポリシランを成膜した基板に
紫外線を照射すると、露光された部分だけが導電性を失
って、マスクのパターン通りに配線や電極を基板上に形
成することができる。
は、まず、通常のプロセスによって基板上に形成された
絶縁層（絶縁層の下に他の導電層があっても良い）の上
に、上述の様なポリシランを均一に成膜する。ポリシラ
ンは、紫外線を照射された部分が導電性を失って、絶縁
体になるという性質がある。従って、所望のパターンを
印刷したマスクを通して、ポリシランを成膜した基板に
紫外線を照射すると、露光された部分だけが導電性を失
って、マスクのパターン通りに配線や電極を基板上に形
成することができる。
【００２６】ポリシラン導電層の形成方法は、特に限定
されず、スピンコート法、ディッピング法、キャスト
法、真空蒸着法ＬＢ（ラングミュアー・ブロジェット）
法などの通常のポリシラン薄膜の形成方法が採用でき
る。
されず、スピンコート法、ディッピング法、キャスト
法、真空蒸着法ＬＢ（ラングミュアー・ブロジェット）
法などの通常のポリシラン薄膜の形成方法が採用でき
る。
【００２７】以下図面に示す実施例を参照しつつ、本発
明を詳細に説明する。
明を詳細に説明する。
【００２８】図５および６は、本発明の第１の実施例の
概要を示す断面図である。図５において、基板（例え
ば、シリコン基板）１１の表面に形成された絶縁層（例
えば、ＳｉＯ2）１２の上にポリシラン（例えば、メチ
ルフェニルポリシラン）１３を塗布する。次いで、図６
に示すように、配線のパターンを印刷したマスク１４を
通して紫外線を照射する。紫外線を照射することによ
り、ポリシラン１３の紫外線の当たった部分は、導電性
を失ない、絶縁層１５となる。光の当たらなかった部分
は、そのまま導電性を保持するポリシラン導電層１６と
なる。このようにすれば、所望の配線パターンを基板１
１上に再現性良く形成することができる。
概要を示す断面図である。図５において、基板（例え
ば、シリコン基板）１１の表面に形成された絶縁層（例
えば、ＳｉＯ2）１２の上にポリシラン（例えば、メチ
ルフェニルポリシラン）１３を塗布する。次いで、図６
に示すように、配線のパターンを印刷したマスク１４を
通して紫外線を照射する。紫外線を照射することによ
り、ポリシラン１３の紫外線の当たった部分は、導電性
を失ない、絶縁層１５となる。光の当たらなかった部分
は、そのまま導電性を保持するポリシラン導電層１６と
なる。このようにすれば、所望の配線パターンを基板１
１上に再現性良く形成することができる。
【００２９】図７、８および９は、本発明の第２の実施
例の概要を示す断面図であり、ＤＲＡＭのメモリ・セル
の容量部を形成する応用例を示している。
例の概要を示す断面図であり、ＤＲＡＭのメモリ・セル
の容量部を形成する応用例を示している。
【００３０】図７は、基板２５上にメモリ・セルのスイ
ッチング・ゲート２１とデータを外部へ転送するピット
線２２の形成までが行なわれた状態を示している。２３
は、コンタクトホールであり、この後に形成される容量
電極（下記図９参照）をトランジスタのソース２４と接
続するためのものである。２６は、素子分離領域であ
り、２７は、層間絶縁膜である。
ッチング・ゲート２１とデータを外部へ転送するピット
線２２の形成までが行なわれた状態を示している。２３
は、コンタクトホールであり、この後に形成される容量
電極（下記図９参照）をトランジスタのソース２４と接
続するためのものである。２６は、素子分離領域であ
り、２７は、層間絶縁膜である。
【００３１】図８は、図７の構造の上にポリシラン２８
を一様に塗布した状態を示したものである。
を一様に塗布した状態を示したものである。
【００３２】図９は、次にマスク２９を通して紫外線を
照射し、先に塗布していたポリシランを導電性のある部
分３０、３１と導電性を失って絶縁体になった部分３２
とを形成した状態を示している。導電性のある部分のう
ち３０は、容量電極を形成し、３１は容量対極を形成し
ている。容量電極３０と容量対極３１とは、その向かい
合う側面に沿ってコンデンサを形成している。
照射し、先に塗布していたポリシランを導電性のある部
分３０、３１と導電性を失って絶縁体になった部分３２
とを形成した状態を示している。導電性のある部分のう
ち３０は、容量電極を形成し、３１は容量対極を形成し
ている。容量電極３０と容量対極３１とは、その向かい
合う側面に沿ってコンデンサを形成している。
【００３３】ポリシランを用いる本発明によれば、容量
電極と容量対極を同時に形成することができるので、半
導体集積回路の製造方法において工程の一部を省略する
ことができる。また、容量電極３０と容量対極３１とが
ほぼ同じ高さに配置されるので、段差も少なくなり、こ
れ以降の工程において、加工性を改善することができ
る。
電極と容量対極を同時に形成することができるので、半
導体集積回路の製造方法において工程の一部を省略する
ことができる。また、容量電極３０と容量対極３１とが
ほぼ同じ高さに配置されるので、段差も少なくなり、こ
れ以降の工程において、加工性を改善することができ
る。
【００３４】
【発明の効果】本発明方法によれば、半導体集積回路の
製造方法において、高分子材料であるポリシランを使用
することにより、エッチングの工程を経ることなく、設
計通りの配線・電極パターンを基板上に形成することが
できる。従って、設計値からのずれを生ずる工程を減少
することができるとともに、製造所要期間を短縮するこ
とができ、コストを低下させることができる。また、光
学的処理だけで、パターンを形成できるので、製造に伴
う化学処理工程が減り、環境に対して悪影響の少ないプ
ロセスを提供できる。
製造方法において、高分子材料であるポリシランを使用
することにより、エッチングの工程を経ることなく、設
計通りの配線・電極パターンを基板上に形成することが
できる。従って、設計値からのずれを生ずる工程を減少
することができるとともに、製造所要期間を短縮するこ
とができ、コストを低下させることができる。また、光
学的処理だけで、パターンを形成できるので、製造に伴
う化学処理工程が減り、環境に対して悪影響の少ないプ
ロセスを提供できる。
【図１】従来の半導体集積回路の製造方法において行な
われている電極層の形成プロセスの概要を示す断面図で
ある。
われている電極層の形成プロセスの概要を示す断面図で
ある。
【図２】従来の半導体集積回路の製造方法において行な
われているリソグラフィの概要を示す断面図である。
われているリソグラフィの概要を示す断面図である。
【図３】従来の半導体集積回路の製造方法において形成
された電極パターンの概要を示す断面図である。
された電極パターンの概要を示す断面図である。
【図４】従来の半導体集積回路の製造方法において加工
された導電層の概要を示す断面図である。
された導電層の概要を示す断面図である。
【図５】本発明方法により、基板表面の絶縁膜上にポリ
シランを塗布した状態を示す断面図である。
シランを塗布した状態を示す断面図である。
【図６】本発明方法により、基板表面の絶縁膜上に塗布
されたポリシランにマスクを介して紫外線を照射した状
態を示す断面図である。
されたポリシランにマスクを介して紫外線を照射した状
態を示す断面図である。
【図７】本発明方法によりＤＲＡＭのメモリ・セルの容
量部を形成するに際し、メモリ・セルのスイッチング・
ゲートとデータを外部に転送するビット線の形成までを
行なった状態を示す断面図である。
量部を形成するに際し、メモリ・セルのスイッチング・
ゲートとデータを外部に転送するビット線の形成までを
行なった状態を示す断面図である。
【図８】図７に示す構造にポリシランを均一に塗布した
状態を示す断面図である。
状態を示す断面図である。
【図９】図８に示すポリシラン塗布層にマスクを介して
紫外線を照射した状態を示す断面図である。
紫外線を照射した状態を示す断面図である。
１…シリコン基板 ２…絶縁層 ３…導電層 ４…フォトレジスト ５…マスク ６…電極パターン １１…基板 １２…絶縁層 １３…ポリシラン １４…マスク １５…絶縁層 １６…導電層 ２１…スイッチング・ゲート ２２…ピット線 ２３…コンタクホール ２４…ソース ２５…基板 ２６…素子分離領域 ２７…層間絶縁膜 ２８…ポリシラン ２９…マスク ３０…容量電極 ３１…容量対極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川田 浩二 京都府京都市右京区太秦海正寺町３−２ 西京都マンション703
Claims (2)
- 【請求項１】 半導体基板上に導電層を積層し、配線部
および電極を形成する半導体集積回路の製造方法におい
て、 前記導電層としてポリシランを使用し、これにパターニ
ング用マスクを通して紫外線を照射し、紫外線の照射さ
れた部分を絶縁層化することにより配線部および電極を
形成することを特徴とする半導体集積回路の製造方法。 - 【請求項２】 請求項１に記載の半導体集積回路の製造
方法において、ＤＲＡＭのメモリセルの容量部の形成に
際し、容量電極部と容量対極部とを同時に形成する半導
体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5072694A JPH06291273A (ja) | 1993-03-31 | 1993-03-31 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5072694A JPH06291273A (ja) | 1993-03-31 | 1993-03-31 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291273A true JPH06291273A (ja) | 1994-10-18 |
Family
ID=13496739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5072694A Pending JPH06291273A (ja) | 1993-03-31 | 1993-03-31 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291273A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5955192A (en) * | 1996-11-20 | 1999-09-21 | Shin-Etsu Chemical Co., Ltd. | Conductive circuit board and method for making |
| JP2000129211A (ja) * | 1998-10-22 | 2000-05-09 | Shin Etsu Chem Co Ltd | 金属パターン用被膜形成用ポリシラン組成物及び金属パターン形成方法 |
| US6110651A (en) * | 1997-12-11 | 2000-08-29 | Shin-Etsu Chemical, Co., Ltd. | Method for preparing polysilane pattern-bearing substrate |
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1993
- 1993-03-31 JP JP5072694A patent/JPH06291273A/ja active Pending
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