KR920003557A - 반도체 장치 및 그 방법 - Google Patents

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Abstract

내용 없음

Description

반도체 장치 및 그 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 스택-트렌치 병합형 커패시터의 단면도,
제3A도 내지 제3I도는 본 발명에 따른 스택-트렌치 병합형 커패시터의 제조공정을 도시한 일 실시예의 공정순서도.

Claims (11)

  1. 제1전도형의 반도체 기판상에 엑티브 영역을 한정하기 위하여 선택적으로 형성된 필드 산화막과; 상기 액티브 영역상에 전기적으로 절연되게 형성된 게이트 전극과; 상기 게이트 전극 양측의 반도체 기판 표면에 형성된 소오스 영역 및 드레인 영역과; 상기 필드 산화막의 소정부분에 인접하는 메모리 셀의 게이트 전극과 연결하기 위하여 형성된 제1도전층과; 상기 소오스 영역내의 반도체 기판에 형성된 트렌치와; 상기 게이트 전극 및 제1도전층을 절연시키기 위한 제1절연층과; 상기 트렌치 내면 및 상기 제1절연층상에 형성된 제2도전층을 구비하는 반도체 장치에 있어서, 상기 반도체 기판과, 상기 트렌치 내면에 형성된 제2도전층과의 사이에 확산 저지층을 구비함을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 확산 저지층은 산화막으로 하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 및 제2도전층은 불순물이 도우핑된 다결정 실리콘층으로 하는 것을 특징으로 하는 반도체 장치.
  4. 제1전도형의 반도체 기판상에 필드 산화막을 성장시켜 엑티브 영역을 정의하는 제1공정; 상기 엑티브 영역상에 트랜지스터의 게이트 전극, 소오스 영역 및 드레인 영역을 형성하고, 상기 필드 산화막의 소정부분에 제1도전층을 형성하며, 상기에서 얻어진 샘플위에 제1절연층을 형성하는 제2공정; 상기 소오스 영역 상부의 제1절연층상에 마스크를 적용하여 1차 트렌치를 형성하는 제3공정; 상기 제3공정후에 질화막을 형성하는 제4공정; 상기 절화막을 상기 1차 트렌치의 측벽에만 남기는 제5공정; 상기 1차 트렌치와 연결되도록 2차 트렌치를 형성하는 제6공정; 상기 제6공정후에 확산 저지층을 형성하는 제7공정; 상기 1차 트렌치의 측벽에 형성된 질화막을 제거하는 제8공정; 상기 제8공정후에 제2도전층을 형성하는 제9공정을 구비함을 특징으로 하는 반도체 장치와 제조방법.
  5. 제4항에 있어서, 상기 제3공정은 상기 제1절연층 위에 포토 레지스트 패턴을 형성하고, 이 패턴을 적용하여 상기 제1절연층을 에칭함으로써 소오스 영역의 일부분을 노출시키는 개구를 형성하는 제1단계와; 상기 포토레지스트 패턴을 제거하고, 상기 제1절연층을 마스크로 사용하여 상기 소오스 영역의 깊이만큼 반도체 기판을 이방성 에칭하는 제2단계로 이루어짐을 특징으로 하는 반도체 장치의 제조방법.
  6. 제4항에 있어서, 상기 제4공정의 질화막은 저압화학기상성장 장치를 이용하여 50Å∼200Å 정도의 두께로 형성됨을 특징으로 하는 반도체 장치의 제조방법.
  7. 제6항에 있어서, 상기 제5공정은 상기 제4공정이후 질화막을 전면 에칭함으로써 이루어짐을 특징으로 하는 반도체 장치의 제조방법.
  8. 제7항에 있어서, 상기 제6공정의 2차 트렌치는 상기 1차 트렌치가 형성된 반도체 기판을 일정깊이로 이방성 에칭함으로써 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제8항에 있어서, 상기 일정깊이는 1㎛∼3㎛ 정도임을 특징으로 하는 반도체 장치의 제조방법.
  10. 제9항에 있어서, 상기 제7공정의 확산 저지층은 상기 제6공정이후에 50Å∼500Å 정도의 산화막을 열적으로 성장시킴으로써 형성됨을 특징으로 하는 반도체 장치의 제조방법.
  11. 제10항에 있어서, 상기 제8공정의 질화막은 습식식각방법을 통하여 제거됨을 특징으로 하는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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FR9011623A FR2664742A1 (fr) 1990-07-12 1990-09-20 Dispositif a semi-conducteur pour memoire vive dynamique et son procede de fabrication.

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170076709A (ko) * 2014-10-31 2017-07-04 다우 글로벌 테크놀로지스 엘엘씨 분리 방법
KR20190123107A (ko) * 2018-04-23 2019-10-31 주식회사 엘지화학 t-부틸 메타크릴레이트의 제조방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11031404B2 (en) * 2018-11-26 2021-06-08 Etron Technology, Inc. Dynamic memory structure with a shared counter electrode

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0164829B1 (en) * 1984-04-19 1988-09-28 Nippon Telegraph And Telephone Corporation Semiconductor memory device and method of manufacturing the same
JPS6187358A (ja) * 1984-10-05 1986-05-02 Nec Corp 半導体記憶装置およびその製造方法
JPS61258468A (ja) * 1985-05-13 1986-11-15 Hitachi Ltd 半導体記憶装置およびその製造方法
JPS627153A (ja) * 1985-07-03 1987-01-14 Hitachi Ltd 半導体メモリ
JPS627152A (ja) * 1985-07-03 1987-01-14 Hitachi Ltd 半導体メモリ
JPS62120070A (ja) * 1985-11-20 1987-06-01 Toshiba Corp 半導体記憶装置
EP0236089B1 (en) * 1986-03-03 1992-08-05 Fujitsu Limited Dynamic random access memory having trench capacitor
JPS6384149A (ja) * 1986-09-29 1988-04-14 Hitachi Ltd 半導体メモリの製造方法
GB2199695B (en) * 1987-01-06 1990-07-25 Samsung Semiconductor Inc Dynamic random access memory with selective well biasing
JPH01101664A (ja) * 1987-10-15 1989-04-19 Nec Corp 半導体集積回路装置
DE3916228C2 (de) * 1988-05-18 1995-06-22 Toshiba Kawasaki Kk Halbleiterspeichervorrichtung mit Stapelkondensatorzellenstruktur und Verfahren zu ihrer Herstellung

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170076709A (ko) * 2014-10-31 2017-07-04 다우 글로벌 테크놀로지스 엘엘씨 분리 방법
KR20190123107A (ko) * 2018-04-23 2019-10-31 주식회사 엘지화학 t-부틸 메타크릴레이트의 제조방법

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