KR19990000763A - 반도체장치의 제조방법 - Google Patents

Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로서 제1도전형의 반도체기판상에 게이트영역을 노출시키는 마스크층을 형성하는 공정과, 상기 마스크층의 측면에 제1측벽을 형성하고 상기 마스크층을 제1 측벽을 마스크로 사용하여 상기 반도체기판의 노출된 부분에 트렌치를 형성하는 공정과, 상기 제1측벽을 제거하고 상기 트렌치의 표면 및 상기 반도체기판의 노출된 부분에 게이트산화막을 형성하는 공정과, 상기 트렌치 내부에 상기 반도체기판과 접촉되게 주위로 연장하여 T자 형상을 갖는 게이트를 형성하는 공정과, 상기 마스크층을 제거하고 상기 반도체기판의 노출된 부분에 제2도전형의 저농도영역을 형성하는 공정과, 상기 게이트의 측면에 제2측벽을 형성하고 상기 게이트 및 제2측벽을 마스크로 사용하여 상기 반도체기판에 상기 저농도영역과 중첩되는 제2도전형의 고농도영역을 형성하는 공정을 구비한다. 따라서, 고농도영역 및 저농도영역을 트렌치 내의 게이트의 측면과 중첩되지 않고 이격되게 형성하여 게이트와 중첩되는 것에 의해 발생되는 기생 커패시턴스의 증가를 억제하므로 소자의 동작 속도를 향상시킬 수 있다.

Description

반도체장치의 제조방법

본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 게이트를 트렌치(trench) 내에 형성된 리세스 게이트(recessed gate) 구조를 갖는 반도체장치의 제조방법에 관한 것이다.

반도체장치가 고집적화됨에 따라 각각의 셀은 미세해져 채널의 길이가 짧아진다. 이와 같이 채널의 길이가 짧은 단채널 소자에서는 소오스영역과 드레인영역이 이격 거리가 짧으므로 게이트에 바이러스가 인가되지 않는 상태에서도 소오스영역과 드레인영역이 전기적으로 연결되는 단채널 효과가 일어난다. 또한, 소오스 및 드레인의 접합을 깊게 형성하지 못하므로 소오스 및 드레인 저항이 증가된다.

그러므로, 단 채널 효과를 방지하면서 소오스 및 드레인의 접합 깊이를 증가시켜 소오스 및 드레인 저항을 감소시킬 수 있는 리세스 게이트를 갖는 반도체장치가 개발되었다.

도 1A 내지 도 1C는 종래 기술에 따른 반도체장치의 제조공정도이다.

도 1A를 참조하면, P형의 반도체기판(11) 상에 산화실리콘 또는 질화실리콘을 화학기상중착(Chemical Vapor Deposition : 이하, CVD라 칭힘) 방법으로 증착하고 포토리쏘그래피 방법으로 패터닝하여 게이트영역을 노출시키는 마스크층(13)를 형성한다. 반도체기판(11)의 마스크층(13)이 형성되지 않은 부분을 이방성식각하여 트렌치(15)를 형성한다. 그리고, 트렌치(15)의 내부 표면에 열산화방법에 의해 게이트산화막(17)을 형성한다.

도 1B를 참조하면, 마스크층(13)을 제거한다. 그리고, 반도체기판(11) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 트렌치(15)를 채우도록 충분히 두껍게 증착한 후 화학-기계적연마(Chemical Vapor Deposition : 이하, CMP라 칭함) 등의 방법으로 에치백하여 게이트(19)를 형성한다.

도 1C를 참조하면, 반도체기판(11)에 N형의 불순물을 저농도 및 고농도로 2차례 이온 주입하여 LDD 구조를 형성하기 위한 저농도영역(21)과 소오스 및 드레인영역으로 이용되는 고농도영역(23)을 형성한다. 이때, 저농도영역(21)은 고농도영역(23)의 하부에 위치하되 트렌치(15)의 바닥면 보다 높게 위치하도록 형성한다.

상술한 바와 같이 종래 기술에 따른 반도체장치의 제조방법은 소오스 및 드레인영역으로 이용되는 고농도영역를 게이트의 하부보다 높게 형성하므로 DIBL(Drain-Induced Barrier Lowing) 등의 단채널효과를 방지할 수 있다.

그러나, 게이트가 고농도영역 및 저농도영역과 중첩되므로 기생커패시턴스가 발생되어 소자의 동작 속도가 저하되는 문제점이 있었다.

따라서, 본 발명의 목적은 고농도영역 및 저농도영역과 게이트 사이의 중첩으로 인한 기생커패시턴스를 감소시켜 소자의 동작 속도를 향상시킬 수 있는 반도체장치의 제조방법을 제공함에 있다.

도 1A 내지 도 1C는 종래 기술에 따른 반도체장치의 제조공정도

도 2A 내지 도 2D는 본 발명에 따른 반도체장치의 제조 공정도

*도면의 주요 부분에 대한 부호의 설명

31 : 반도체기판33 : 마스크층

35 : 제1측벽37 : 트렌치

39 : 게이트산화막41 : 게이트

43 : 저농도영역45 : 제2마스크

47 : 고농도영역

상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법 제1도전형의 반도체기판 상에 게이트여역을 노출시키는 마스크층을 형성하는 공정과, 상기 마스크층의 측면에 제1측벽을 형성하고 상기 마스크층 및 제1측벽을 마스크로 사용하여 상기 반도체기판의 노출된 부분에 트렌치를 형성하는 공정과, 상기 제1측벽을 제거하고 상기 트렌치의 표면 및 상기 반도체기판의 노출된 부분에 게이트산화막을 형성하는 공정과, 상기 트렌치 내부에 상기 반도체기판과 접촉되게 주위로 연장하여 T자 형상을 갖는 게이트를 형성하는 공정과, 상기 마스크층을 제거하고 상기 반도체기판의 노출된 부분에 제2도전형의 저농도영역을 형성하는 공정과, 상기 게이트의 측면에 제2측벽을 형성하고 상기 게이트 및 제2측벽을 마스크로 사용하여 상기 반도체기판에 상기 저농도영역과 중첩되는 제2도전형의 고농도영역을 형성하는 공정을 구비한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도 2A 내지 도 2D는 본 발명에 따른 반도체장치의 제조공정도이다.

도 2A를 참조하면, P형의 반도체기판(31) 상에 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하고 포토리쏘그래피 방법으로 패터닝하여 게이트영역을 노출시키는 마스크층(33)를 형성한다. 그리과, 마스크층(33)의 측면에 제1측벽(35)을 형성한다. 상기에서, 제1측벽(35)과 마스크층(33)은 식각선택비가 다른 물질을 증착한 후 반응성이온식각(Reactive Ion Etching : 이하, RLE라 칭함) 등의 건식방법으로 에치백하므로써 형성된다. 예를 들면, 마스크층(33)이 산화실리콘으로 형성되면 제1측벽(35)은 질화실리콘으로, 또는, 마스크층(33)이 질화실리콘으로 형성되면 제1측벽(35)은 산화실리콘으로 형성된다. 그리고, 마스크층(33) 및 제1측벽(35)을 마스크로 사용하여 반도체기판(31)의 노출된 부분을 이방성식각하여 트렌치(37)를 형성한다.

도 2B를 참조하면, 제1측벽(35)을 제거한다. 그리고, 트렌치(37)의 내부 표면 및 반도체기판(31)의 노출된 부분에 열산화방법에 의해 게이트산화막(39)을 형성한다. 마스크층(33) 상에 트렌치(37)를 채우도록 불순물이 도핑된 다결정실리콘을 CVD 방법으로 충분히 두껍게 증착한 후 마스크층(33)이 노출되도록 화학-기계적연마(Chemical Vapor Deposition : 이하, CMP라 칭함) 등의 방법으로 에치백하여 게이트(41)를 형성한다. 이때, 게이트(41)는 트렌치(37) 내부 뿐만 아니라 반도체기판(31)의 트렌치(37)의 주위에도 형성되어 T자 형상을 갖는다.

도 2C를 참조하면, 게이트(41)의 측면이 노출되도록 마스크층(33)을 제거한다. 그리고, 게이트(41)를 마스크로 사용하여 반도체기판(31)의 노출된 부분에 N형의 불순물을 저농도로 이온 주입하여 LDD 구조를 형성하기 위한 저농도영역(43)을 형성한다. 이때, T자 형상의 게이트(41)의 반도체기판(31) 상에 형성된 부분에 의해 저농도영역(43)은 트렌치(37)의 측면, 즉, 트렌치(37) 내의 게이트(41)의 측면과 중첩되지 않고 이격되게 형성된다.

도 2D를 참조하면, 게이트(41)를 덮도록 반도체기판(31) 상에 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하고 RLE 등의 건식방법으로 에치백하여 게이트(41)의 측면에 제2측벽(45)을 형성한다. 그리고, 게이트(41) 및 제2측벽(45)을 마스크로 사용하여 반도체기판(31)의 노출된 부분에 N형의 불순물을 고농도로 이온주입하여 저농도영역(43)의 소정 부분과 중첩되는 고농도영역(47)을 형성한다. 상기에서, 저농도영역(43) 뿐만 아니라 고농도영역(47)도 트렌치(37) 내의 게이트(41)의 측면과 중첩되지 않고 이격되게 형성되므로 게이트산화막(39)에 기생 커패시턴스가 증가되는 것을 억제하므로 소자의 동작 속도를 향상시킨다.

따라서, 본 발명은 고농도영역 및 저농도영역을 트렌치 내의 게이트의 측면과 중첩되지 않고 이격되게 형성하여 게이트와 중첩되는 것에 의해 발생되는 기생커패시턴스의 증가를 억제하므로 소자의 동작 속도를 향상시킬 수 있는 잇점이 있다.

Claims (1)

1. 제1도전형의 반도체기판상에 게이트영역을 노출시키는 마스크층을 형성하는 공정과,

   상기 마스크층의 측면에 제1측벽을 형성하고 상기 마스크층을 제1 측벽을 마스크로 사용하여 상기 반도체기판의 노출된 부분에 트렌치를 형성하는 공정과,

   상기 제1측벽을 제거하고 상기 트렌치의 표면 및 상기 반도체기판의 노출된 부분에 게이트산화막을 형성하는 공정과,

   상기 트렌치 내부에 상기 반도체기판과 접촉되게 주위로 연장하여 T자 형상을 갖는 게이트를 형성하는 공정과,

   상기 마스크층을 제거하고 상기 반도체기판의 노출된 부분에 제2도전형의 저농도영역을 형성하는 공정과,

   상기 게이트의 측면에 제2측벽을 형성하고 상기 게이트 및 제2측벽을 마스크로 사용하여 상기 반도체기판에 상기 저농도영역과 중첩되는 제2도전형의 고농도영역을 형성하는 공정을 구비하는 반도체장치의 제조방법.