KR100780620B1 - 리세스 게이트를 갖는 반도체소자 및 그 제조 방법 - Google Patents
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Abstract
얕은 리세스 단차를 갖고 있어 게이트전극용 도전패턴의 박막을 증착할 때 심(Seam)과 같은 결함이 없고, 에피택셜 반도체층을 이용하므로써 앝은 리세스에서도 고집적 소자에서 요구하는 충분한 채널 길이를 확보할 수 있는 리세스 게이트를 갖는 반도체 소자 및 그 제조 방법이 개시된다. 이를 위한 바람직한 실시예에 따른 본 발명은 반도체기판에 형성된 리세스; 상기 리세스 내부를 매립하면서 상기 반도체기판의 표면의 단차 위로 확장된 확장부를 갖는 게이트전극용 도전패턴; 상기 도전패턴의 표면 단차까지 상기 반도체기판 상에 형성된 에피택셜 반도체층; 및 상기 에피택셜 반도체층과 상기 도전패턴 사이, 및 상기 반도체기판과 상기 도전패턴 사이에 형성된 게이트 절연막을 구비하는 리세스 게이트를 갖는 반도체 소자를 제공한다.
벌브형 리세스, 게이트 폴리실리콘막, 심(Seam), 채널 길이, 단결정 실리콘 성장
Description
도 1은 종래 기술에 따른 반도체 소자의 리세스 게이트 제조 방법을 설명하기 위한 단면도.
도 2는 종래 기술의 문제점을 나타낸 TEM 사진.
도 3은 본 발명의 일실시예에 따른 반도체 소자의 리세스 게이트 구조를 도시한 단면도.
도 4a 내지 도 4f는 본 발명의 일실시예에 따른 반도체 소자의 리세스 게이트 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
23 : 리세스 24 : 제1게이트절연막
25A, 25B, 25C : 도전패턴 27 : 제2게이트절연막
28 : 에피택셜 반도체층 30 : 금속 또는 금속실리사이드
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 리세스 게이트 형성 방법에 관한 것이다.
최근 반도체 메모리 소자들이 고집적화됨에 따라 소자의 크기가 작아지고 패턴의 형성이 미세해지고 있다. 따라서, 소자의 크기를 줄이다보니 게이트 채널 길이(Gate Channel Length)가 짧아지면서 단채널효과(Short Channel Effect)나 핫 캐리어 효과(Hot Carrier Effect) 등으로 인한 누설 전류(Leakage Current)가 생기면서 동작 속도가 느려지거나 정보의 입출력 속도가 느려지는 현상이 생긴다.
이를 방지하기 위해 채널의 길이를 확보해주는 다양한 구조의 리세스 게이트(Recess Gate)가 제안되고 있다. 그 중 최근 실용화되고 있는 벌브형 리세스 게이트(Bulb Recess Gate)의 경우 채널의 길이를 크게 확보할 수 있다는 장점이 있어 많은 연구가 진행되고 있다. 벌브형 리세스 게이트는 리세스 구조가 상부는 수직(Vertical) 형이면서 하부는 벌브(Bulb) 형으로 이루어진다.
도 1은 종래 기술에 따른 반도체 소자의 리세스 게이트 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(11)의 소정 영역에 소자분리막(12)이 형성되어 활성영역과 필드영역이 정의된다. 활성영역의 반도체 기판(11)이 선택적으로 식각되어 벌브형 리세스(13)가 형성된다. 벌브형 리세스(13)는 상부는 수직 구 조(13A)이며, 하부는 벌브 구조(13B)를 가진다. 벌브형 리세스(13)가 형성된 기판 상에는 게이트 절연막(14)이 형성된다. 게이트 절연막(14) 상에 벌브형 리세스(13)를 모두 매립되면서 반도체 기판(11)의 표면으로 돌출되도록 게이트 도전층(15, 16)이 형성된다. 게이트도전층은 폴리실리콘막(15)과 금속 또는 금속실리사이드막(16)이 적층된 것이다.
상술한 바와 같이, 채널 길이 확보를 위해 벌브형 리세스 게이트를 사용하는데, 벌브형 리세스(13)의 수직 영역은 좁고 벌브 영역은 둥글기 때문에 폴리실리콘막(15)이 벌브 구조(13B) 내부에 완전히 매립되지 못하고, 내부에 심(Seam, 'A')이 발생하게 된다.
또한, 벌브형 리세스(13)의 벌브 구조(13B) 형성시 등방성 식각(Isotropic)을 이용하게 되는데, 이에 의해 수직 구조(13A)와 벌브 구조(13B)가 맞닿는 부분에서 날카롭게 각지는 현상('B')이 발생하는 문제가 발생하며, 이는 게이트절연막(14)의 열화 등 소자 특성에 악영향을 미치게 된다.
도 2는 종래 기술에 따른 문제점을 도시한 TEM 사진이다. 도 2를 참조하면, 리세스(13) 내부에 폴리실리콘막(15)이 완전히 매립되지 않아 심('A')이 발생한 것을 확인할 수 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 얕은 리세스 단차를 갖고 있어 게이트전극용 도전패턴의 박막을 증착할 때 심과 같은 결 함이 없고, 에피택셜 반도체층을 이용하므로써 앝은 리세스에서도 고집적 소자에서 요구하는 충분한 채널 길이를 확보할 수 있는 리세스 게이트를 갖는 반도체 소자 및 그 제조 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명은, 반도체기판에 형성된 리세스; 상기 리세스 내부를 매립하면서 상기 반도체기판의 표면의 단차 위로 확장된 확장부를 갖는 게이트전극용 도전패턴; 상기 도전패턴의 표면 단차까지 상기 반도체기판 상에 형성된 에피택셜 반도체층; 및 상기 에피택셜 반도체층과 상기 도전패턴 사이, 및 상기 반도체기판과 상기 도전패턴 사이에 형성된 게이트 절연막을 구비하는 리세스 게이트를 갖는 반도체 소자를 제공한다.
또한 다른 특징적인 본 발명은 반도체기판에 리세스를 형성하는 단계; 상기 리세스 내부의 상기 반도체기판 표면에 제1게이트 절연막을 형성하는 단계; 상기 리세스 내부를 매립하면서 상기 반도체기판의 표면의 단차 위로 확장된 확장부를 갖는 게이트전극용 도전패턴을 형성하는 단계; 상기 도전패턴의 확장부 측면에 제2게이트 절연막을 형성하는 단계; 및 상기 반도체기판 상에 상기 도전층의 표면 단차까지 반도체층을 에피택셜 성장하는 단계을 포함하는 리세스 게이트를 갖는 반도체 소자 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 반도체 소자의 리세스 게이트 구조를 도시한 단면도이다.
도 3을 참조하면, 반도체기판(21)에 소자분리막(12)을 형성하는 것에 의해 활성영역이 정의된다. 반도체기판(21)에는 리세스(23)가 형성된다. 리세스(23) 내부를 매립하면서 반도체기판(21)의 표면의 단차 위로 확장된 확장부를 갖는 게이트전극 도전패턴(25C)이 형성된다. 도전패턴(25C)의 표면 단차까지 반도체기판(21) 상에 에피택셜 반도체층(28)이 형성된다. 에피택셜 반도체층(28)과 도전패턴(25C) 사이 및 반도체기판(21)과 도전패턴(25C) 사이에 게이트 절연막(24, 27)이 형성된다.
게이트 절연막(24, 27)은 반도체기판(21)과 도전패턴(25C) 사이에 형성된 제1산화막(24)과, 에피택셜 반도체층(28)과 도전패턴(25C) 사이에 형성된 제2산화막(27)으로 구성된다.
바람직하게, 반도체기판(21)과 에피택셜 반도체층(28)은 각각 실리콘일수 있으며, 도전패턴(25C)은 폴리실리콘일 수 있다. 또한, 도전패턴(25C)상에 게이트전극용 금속 또는 금속실리사이드(3)이 더 구성될 수 있고, 예컨대 텅스텐층 또는 텅스텐실리사이드를 사용할 수 있다.
상술한 바와 같이, 본 발명의 일실시예에 따른 리세스 게이트 구조는, 종래보다 얕은 리세스 단차를 갖고 있어 게이트전극용 도전패턴의 박막을 증착할 때 심 과 같은 결함이 없다. 아울러, 채널길이를 확보하기 위하여 에피택셜 반도체층(28)을 이용한다. 즉, 도전패턴(25C)와 인접한 부위의 에피택셜 반도체층(28)은 채널을 제공하게 된다.
이하, 도 3과 같은 구조의 리세스 게이트를 제조하기 위한 제조 방법의 일예를 도 4a 내지 도 4f를 통해 살펴본다.
도 4a를 참조하면, 예컨대 실리콘기판과 같은 반도체 기판(21)의 소정 영역에 STI(Shallow Trench Isolation; STI) 공정에 의해 소자분리막(22)을 형성한다, 이에 의해 트랜지스터 소자가 형성될 활성 영역(Active area)이 정의된다.
이어서, 통상의 리세스 마스크 및 식각 공정(Recess Mask & Etch Process)의해서 반도체기판(21)에 리세스(23)를 형성한다. 본 발명에 한정되는 것은 아니지만 리세스(23)는 써클형 리세스(Circle type Recess)로 형성될 수 있고, 선폭은 적어도 35㎚ 이상으로 형성될 수 있다. 또한 리세스 마스크 및 식각 공정에서 비정질 카본(Amorphous Carbon)을 하드마스크로 사용할 수 있다.
이어서, 리세스(23)가 형성된 반도체 기판(21)의 표면을 따라 제1 게이트절연막(24)을 형성한다. 제1게이트 절연막(24)은 예컨대 열산화(Thermal Oxidation), 건식 산화(Dry Oxidation) 또는 습식 산화(Wet Oxidation) 등을 이용한 산화막으로 형성할 수 있으며, 100Å의 두께를 가질 수 있다.
이어서, 도 4b와 같이 제1게이트절연막(24) 상에 폴리실리콘막(Poly-Si)과 같은 도전패턴용 박막을 증착한 다음, 게이트 마스크 및 식각 공정(Gate Mask & Etch Process)을 실시하여 도전패턴(25A)를 형성한다. 리세스(23)의 단차가 작기 때문에 폴리실리콘 증착시 심과 같은 결함 생성은 없게 된다. 게이트 마스크 및 식각 공정은 통상의 포토리소그라피 공정을 사용하며 노광원으로서 KrF 또는 ArF를 이용할 수 있고, 마스크의 선폭은 적어도 25㎚ 이상으로 형성하고 두께는 적어도 20Å 이상으로 형성할 수 있다.
이어서, 도 4c에 도시된 바와 같이, 후 식각 처리(Light Etch Treatment, LET)를 실시하여 탑 코너(Top Corner)가 라운딩(Rounding)진 도전패턴(25B)을 형성한다. 후 식각 처리는, 통상적으로 등방성 식각으로 진행하며, CF4/O2 가스를 이용할 수 있다.
이어서, 도 4d에 도시된 바와 같이, 도전패턴(25C)의 측면에 제2게이트절연막(27)을 형성한다. 제2게이트절연막(27)은 전면에 산화막을 형성하고 전면 비등방성 식각하는 것에 의해 스페이서 형상으로 형성될 수 이다.
이후, 도전패턴(25B)이 형성된 전체구조를 덮도록 예컨대 실리콘과 같은 반도체층(28)을 에피택셜 성장시킨다. 따라서, 반도체 기판(21)과 에피택셜 반도체층(28)에 도전패턴(25B)이 매립된 구조를 가진다. 결국, 고집적 소자에서 필요시되는 채널을 확보할 수 있다.
이어서, 도 4e에 도시된 바와 같이, 화학적기계적연마(Chemical Mechanical Polishing; CMP)와 같은 평탄화 공정에 의해 도전패턴(25B)의 표면이 드러나도록 한다. 도전패턴(25ㅠ) 역시 일부 연마되어 도전패턴(25C) 가 형성된다. CMP 시간은 적어도 3초 이상으로 진행하여 약 20Å 이상의 두께가 연마될 수 있다.
이어서, 도 4f에 도시된 바와 같이, 도전패턴(25C) 상에 텅스텐막 또는 텅스텐실리사이드막과 같은 금속 또는 금속실리사이드막을 형성할 수 있다. 금속 또는 금속 실리사이드막은 그 생략이 가능하다. 최종적인 리세스 게이트의 선폭은 적어도 35㎚을 가질 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 얕은 리세스 단차를 갖고 있어 게이트전극용 도전패턴의 박막을 증착할 때 심과 같은 결함이 없다. 아울러, 에피택셜 반도체층을 이용하므로써 앝은 리세스에서도 고집적 소자에서 요구하는 충분한 채널 길이를 확보할 수 있다. 매립된 도전패턴의 각짐 현상도 방지할 수 있다.
Claims (17)
- 반도체기판에 형성된 리세스;상기 리세스 내부를 매립하면서 상기 반도체기판의 표면의 단차 위로 확장된 확장부를 갖는 게이트전극용 도전패턴;상기 도전패턴의 표면 단차까지 상기 반도체기판 상에 형성된 에피택셜 반도체층; 및상기 에피택셜 반도체층과 상기 도전패턴 사이, 및 상기 반도체기판과 상기 도전패턴 사이에 형성된 게이트 절연막을 구비하는 리세스 게이트를 갖는 반도체 소자.
- 제1항에 있어서,상기 반도체기판과 상기 에피택셜 반도체층은 각각 실리콘인 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자.
- 제1항에 있어서,상기 리세스는 상기 도전패턴용 박막의 증착시 보이드 생성 없는 단차를 갖는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자.
- 제1항에 있어서,상기 도전패턴은 폴리실리콘을 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자.
- 제1항에 있어서,상기 에피택셜 반도체층은 적어도 100Å 두께로 형성된 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자.
- 제1항에 있어서,상기 도전패턴 상에 형성된 게이트전극용 금속 또는 금속실리사이드를 더 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자.
- 제1항에 있어서,상기 도전패턴 상에 형성된 게이트전극용 텅스텐층 또는 텅스텐실리사이드를 더 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자.
- 제1항에 있어서,상기 게이트 절연막은,상기 반도체기판과 상기 도전패턴 사이에 형성된 제1산화막; 및상기 에피택셜 반도체층과 상기 도전패턴 사이에 형성된 제2산화막을 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자.
- 반도체기판에 리세스를 형성하는 단계;상기 리세스 내부의 상기 반도체기판 표면에 제1게이트 절연막을 형성하는 단계;상기 리세스 내부를 매립하면서 상기 반도체기판의 표면의 단차 위로 확장된 확장부를 갖는 게이트전극용 도전패턴을 형성하는 단계;상기 도전패턴의 확장부 측면에 제2게이트 절연막을 형성하는 단계; 및상기 반도체기판 상에 상기 도전층의 표면 단차까지 반도체층을 에피택셜 성장하는 단계을 포함하는 리세스 게이트를 갖는 반도체 소자 제조 방법.
- 제9항에 있어서,상기 게이트전극용 도전패턴을 형성하는 단계는,상기 제1게이트절연막이 형성된 기판 전체구조를 덮는 도전층을 증착하는 단계;게이트 마스크 및 식각 공정으로 상기 도전층을 패터닝하여 상기 도전패턴을 형성하는 단계; 및상기 도전패턴의 모서리를 라운딩시키기 위하여 후 식각 처리(Light Etch Treatment)를 실시하는 단계를 포함하는 리세스 게이트를 갖는 반도체 소자 제조 방법.
- 제9항에 있어서,상기 반도체층을 에피택셜 성장하는 단계 후, 상기 반도체층을 평탄화하는 단계를 더 포함하는 리세스 게이트를 갖는 반도체 소자 제조 방법.
- 제9항에 있어서,상기 리세스는 상기 도전패턴용 박막의 증착시 보이드 생성 없는 단차로 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조 방법.
- 제9항에 있어서,상기 도전패턴의 확장부 측면에 제2게이트 절연막을 형성하는 단계는,상기 제2도전패턴을 포함하는 전체구조 표면에 산화막을 형성하는 단계; 및상기 산화막을 전면 비등방성 식각하는 단계를 포함하는 리세스 게이트를 갖는 반도체 소자 제조 방법.
- 제9항에 있어서,상기 도전패턴은 폴리실리콘을 포함하는 리세스 게이트를 갖는 반도체 소자 제조 방법.
- 제11항에 있어서,상기 반도체층의 평탄화하는 단계는,화학적기계적연마를 사용하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조 방법.
- 제9항에 있어서,상기 반도체기판과 상기 에피택셜 반도체층은 각각 실리콘인 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조 방법.
- 제9항에 있어서,상기 도전패턴 상에 게이트전극용 금속 또는 금속실리사이드를 형성하는 단계를 더 포함하는 리세스 게이트를 갖는 반도체 소자 제조 방법.
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Cited By (2)
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