KR20050119244A - 반도체 소자의 게이트 제조 방법 - Google Patents

반도체 소자의 게이트 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 고집적화에 따른 단채널 효과, 소오스/드레인의 콘택 형성에 따른 스파이킹 현상 및 기생 직렬 저항의 증가를 최소화할 수 있는 반도체 소자의 게이트 제조 방법에 관한 것이다.
이는 제1 문턱전압 이온이 주입된 실리콘 기판에 소정 깊이를 가지는 트렌치를 형성하는 단계와, 트렌치의 내벽에 제2 문턱전압 이온을 주입하는 단계와, 기판 위에 상기 트렌치와 소정 부분 중첩하는 게이트 패턴을 형성하는 단계와, 게이트 패턴이 형성된 기판에 열 산화막을 형성하는 단계와, 열 산화막을 선택 식각하여 게이트 패턴의 측벽에 제1 측벽 절연막을 형성하는 단계와, 게이트 패턴이 형성된 기판에 선택적 에피택셜 성장 공정을 진행하여 실리콘 성장막을 형성하는 단계와, 실리콘 성장막을 게이트 패턴의 상부 표면이 드러나는 시점까지 화학기계적 연마하는 단계와, 실리콘 성장막이 형성된 기판에 소오스/드레인 형성용 이온을 주입하여 소오스/드레인 접합부를 형성하는 단계를 포함한다.

Description

반도체 소자의 게이트 제조 방법{Method for forming gate of semiconductor device}
본 발명은 반도체 소자의 게이트 제조 방법에 관한 것으로, 보다 상세하게는 고집적화에 따른 단채널 효과, 소오스/드레인의 콘택 형성에 따른 스파이킹 현상 및 기생 직렬 저항의 증가를 최소화할 수 있는 반도체 소자의 게이트 제조 방법에 관한 것이다.
현재 디램 메모리 셀의 고집적화로 인하여 소자의 디자인 룰(design rule)이 감소됨에 따라, 셀 트랜지스터의 크기가 감소되어 트랜지스터의 채널 길이 또한 짧아지고 있다. 채널 길이가 짧아지게 되면, 트랜지스터의 단채널 효과(Short-Channel Effect)를 유발하는 문제가 있다.
따라서, 이와 같은 문제를 해결하기 위한 방안으로 최근에는 함몰형 게이트를 갖는 트랜지스터에 대한 연구가 집중되고 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 함몰형 게이트 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
우선, 도 1a에 도시한 바와 같이, 실리콘 기판(10) 위에 패드 산화막(13) 및 패드 질화막(14)을 순착적으로 증착한다.
이어, 상기 패드 질화막(14) 위에 사진 식각 공정을 이용하여 패드 질화막(14) 및 패드 산화막(13)을 선택적으로 패터닝한다.
그리고, 도 1b에 도시한 바와 같이, 상기 기판(10) 위에 질화막을 증착한 다음, 식각 공정을 통해 패터닝된 패드 산화막(13) 및 패드 질화막(14) 측벽에 제1 측벽 질화막(15)을 형성한다.
이어, 상기 실리콘 기판(10)에 로코스(LOCOS) 공정을 실시하여 실리콘 기판(10)의 노출된 부분에 필드 산화막(16)을 형성한다.
그 후, 도 1c에 도시한 바와 같이, 상기 제1 측벽 질화막(15)을 마스크로 이용하여 상기 필드 산화막(16)을 선택적으로 제거하여 함몰 게이트 영역을 정의한 다음, 문턱전압 조절 이온주입 공정을 실시한다.
이어, 상기 필드 산화막(16)이 형성된 기판(10)에 열산화 공정을 진행하여 열산화막(도시하지 않음)을 성장시킨 다음, 상기 함몰 게이트 영역 내에 게이트 전극(17)을 형성한다. 그리고 상기 패드 질화막(14)과 제1 측벽 질화막(15)을 제거한다.
도 1d에 도시한 바와 같이, 상기 게이트 전극(17) 측벽에 제2 측벽 질화막(18)을 형성한 후, 상기 결과물 상부에 불순물 이온주입 공정을 통해 상기 게이트 전극(17) 양측의 기판(10)에 소오스/드레인 접합(19)을 형성한다.
그러나, 이와 같은 종래의 반도체 소자의 함몰형 게이트 제조 방법은 로코스 공정에 의해 성장된 산화막만으로 함몰형 게이트 구조를 형성함으로써, 채널 영역과 소오스/드레인 접합 간 단차는 로코스 산화막 성장으로 인한 실리콘막의 손실 정도에만 의존하게 되는 문제가 있다. 즉, 채널 영역과 소오스/드레인 접합 간의 단차가 낮아 기생 직렬 저항을 증가시킨다. 또한, 낮은 단차로 인하여 콘택 형성 공정 시, 스파이킹(spiking) 현상을 유발하는 문제가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 고집적화에 따른 단채널 효과, 소오스/드레인의 콘택 형성에 따른 스파이킹 현상 및 기생 직렬 저항의 증가를 최소화하는 반도체 소자의 게이트 제조 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위해 본 발명은 제1 문턱전압 이온이 주입된 실리콘 기판에 소정 깊이를 가지는 트렌치를 형성하는 단계와, 상기 트렌치의 내벽에 제2 문턱전압 이온을 주입하는 단계와, 상기 기판 위에 상기 트렌치와 소정 부분 중첩하는 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴이 형성된 기판에 열 산화막을 형성하는 단계와, 상기 열 산화막을 선택 식각하여 상기 게이트 패턴의 측벽에 제1 측벽 절연막을 형성하는 단계와, 상기 게이트 패턴이 형성된 기판에 선택적 에피택셜 성장 공정을 진행하여 실리콘 성장막을 형성하는 단계와, 상기 실리콘 성장막을 게이트 패턴의 상부 표면이 드러나는 시점까지 화학기계적 연마하는 단계와, 상기 실리콘 성장막이 형성된 기판에 소오스/드레인 형성용 이온을 주입하여 소오스/드레인 접합부를 형성하는 단계를 포함하는 리세스 게이트를 갖는 트랜지스터의 제조 방법을 마련한다.
여기서, 상기 트렌치가 형성된 기판 위에 상기 트렌치와 소정 부분 중첩하는 게이트 패턴을 형성하는 단계는 상기 트렌치가 형성된 기판 위에 게이트 산화막, 게이트 도전막 및 게이트 하드 마스크를 순차 적층하는 단계와, 상기 게이트 하드 마스크 위에 게이트 형성 영역을 정의하는 감광막 패턴을 형성하되, 게이트 형성 영역이 상기 트렌치와 소정 부분 중첩하도록 하는 단계와, 상기 감광막 패턴을 마스크로 게이트 하드 마스크, 게이트 도전막 및 게이트 산화막을 순차적으로 식각하는 단계를 포함하는 것이 바람직하다.
또한, 상기 게이트 산화막은 30~60Å의 두께를 가지게 형성하고, 상기 열 산화막은 게이트 산화막의 두께보다 30Å 이상의 두께를 가지게 즉, 60~300Å의 두께로 형성함으로써, 게이트 패턴을 보호한다.
한편, 상기 열 산화막의 두께가 100Å이하로 형성될 경우, 상기 제1 측벽 절연막이 형성된 기판 전면에 200~500Å 두께의 절연막을 형성한 다음 이를 선택적 식각하여 상기 제1 측벽 절연막을 둘러싸는 제2 측벽 절연막을 형성하는 것이 바람직하다.
또한, 상기 트렌치는 500~1500Å의 깊이를 가지도록 형성하는 것이 바람직하다.
또한, 상기 제2 문턱전압 이온은 10~20°의 경사각을 가지고 이온 주입하여 상기 트렌치의 내벽에만 주입되게 하는 것이 바람직하다. 이는 채널 영역의 불순물 분포를 조절하여 단채널 효과 및 타겟 문턱전압에 대해 효과적인 대응이 가능하도록 한다.
또한, 상기 선택적 에피택셜 성장 공정 시, 1E19~1E20/㎤ 의 농도를 가지는 N형 불순물 이온을 첨가하거나, 상기 소오스/드레인 접합부를 형성하는 단계 이전에 30°이상의 경사각을 가지고 경사 이온 주입하여 LDD 영역을 형성함으로써, 소오스/드레인 저항을 감소시킨다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이제 본 발명의 실시예에 따른 반도체 소자의 게이트 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 반도체 소자의 게이트 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
우선, 도 2a에 도시한 바와 같이, 실리콘 기판(100)에 열 산화 공정을 진행하여 50~100Å 두께의 열산화막 즉, 버퍼막(105)을 형성한 후, 기판(100)에 제1 문턱전압 조절 이온 주입 공정을 진행한다.
이어, 상기 버퍼막(105)을 제거한 다음, 도 2b에 도시한 바와 같이, 상기 기판(100) 위에 패드 산화막(111)과 패드 질화막(114)을 순차 형성하고, 그 위에 트렌치 형성 영역을 정의하는 제1 감광막 패턴(117)을 형성한다. 이때, 상기 패드 산화막(111)은 50~100Å의 두께로 형성하고, 상기 패드 질화막(114)은 1500Å 이상의 두께를 가지게 형성한다.
그리고, 도 2c에 도시한 바와 같이, 상기 감광막 패턴(117)을 마스크로 패드 질화막(114)을 식각하여 패드 산화막(111) 위에 트렌치 형성 영역을 정의하는 질화막 패턴(118)을 형성한다.
다음, 도 2d에 도시한 바와 같이, 상기 질화막 패턴(118)을 마스크로 패드 산화막(111) 및 실리콘 기판(100)을 식각하여 트렌치(120)을 형성한다. 이때, 상기 트렌치(120)는 500~1500Å의 깊이를 가지게 형성하며, 이에 따라, 채널 영역과 소오스/드레인 영역 간의 단차를 확보하기 위함이다.
이어, 상기 질화막 패턴(118)을 이온 주입 마스크로하여 기판(100)에 제2 문턱전압 조절 이온을 경사 주입한다. 이때, 경사각은 10~20°정도 가지게 하여 트렌치(120)의 내벽 즉, 트렌치(120)의 양측벽 및 바닥면에 주입되게 한다. 이와 같이, 본 발명은 문턱 전압 조절 이온을 2회에 걸쳐 실시함으로써, 채널 영역의 불순물 분포를 조절 할 수 있어 단채널 효과 및 타겟(target) 문턱 전압에 대해 효과적인 대응이 가능하다.
그리고, 도 2e에 도시한 바와 같이, 상기 트렌치(120)가 형성된 기판(100) 위에 게이트 산화막(131), 게이트 도전막(133) 및 게이트 하드 마스크(135)를 순차적으로 적층한 다음, 그 위에 게이트 형성 영역을 정의하는 제2 감광막 패턴(138)을 형성한다. 이때, 상기 게이트 형성 영역은 트렌치(120)의 일부분 및 트렌치(120)가 형성되지 않은 기판(100)의 일부분을 중첩하게 정의하고 있다. 또한, 본 발명의 실시예에서는 상기 게이트 산화막(131)은 30~60Å의 두께를 가지고, 상기 게이트 도전막(133)은 500~1500Å의 두께를 가지며, 상기 게이트 하드 마스크(135)는 500~2000Å의 두께를 가지게 형성하는 것이 바람직하다.
이어, 도 2f에 도시한 바와 같이, 상기 제2 감광막 패턴(138)을 마스크로 상기 게이트 하드 마스크(135), 게이트 도전막(133) 및 게이트 산화막(131)을 순차 식각하여 게이트 패턴(130)을 형성한다.
다음, 도 2g에 도시한 바와 같이, 상기 게이트 패턴(120)이 형성된 기판(100)에 열 산화 공정을 진행하여 열산화막(도시하지 않음)을 형성한다. 이때, 상기 열산화막은 상기 게이트 산화막(131)의 두께보다 30Å 이상 두꺼운 두께를 가지게, 즉, 60~300Å의 두께를 가지게 형성한다.
그리고, 상기 열산화막을 선택적 식각하여 게이트 패턴(120) 측벽에 제1 측벽 절연막(140)을 형성한다. 이때, 상기 제1 측벽 절연막(140)의 폭은 상기 열산화막의 두께에 의해 60~300Å을 가지는 것이 바람직하다.
그런데, 만약, 상기 제1 측벽 절연막(140)의 폭이 100Å 이하로 형성되게 되면, 도 2h에 도시한 바와 같이, 상기 제1 측벽 절연막(140)이 형성된 기판(100) 위에 질화물 또는 산화물 등의 절연막(도시하지 않음)을 200~500Å 두께로 형성한 다음 상기 절연막을 선택적 식각하여 제1 측벽 절연막(140)을 둘러싸도록 제2 측벽 절연막(145)을 더 형성하여 상기 게이트 패턴(130)을 후속 공정으로부터 안전하게 보호한다. 이때, 상기 제2 측벽 절연막(145)은 50~500Å의 두께를 가지는 것이 바람직하다.
그러면, 후속 공정에 대한 실시예로 본 발명에서는 제2 측벽 절연막(145)이 형성된 경우를 설명한다.
도 2i에 도시한 바와 같이, 상기 제2 측벽 절연막(145)이 형성된 기판(100)의 표면 실리콘을 선택적 에피택셜 성장시킨 후, 이를 상기 게이트 패턴(130)의 표면이 드러나는 시점까지 화학기계적 연마하여 실리콘 성장막(150)을 형성한다. 이때, 화화기계적 연마 공정에 의해 실리콘 성장막(150)의 표면이 평탄화됨에 따라, 게이트의 단차를 최소화하고, 후속 공정을 용이하게 할 수 있다.
또한, 상기 선택적 에피택셜 성장 공정 시, 기판(100)에 N형 불순물을 1E19~1E20/㎤의 농도로 주입하여 소오스/드레인 영역의 저항을 감소시키는 것이 바람직하다.
이어, 도 2j에 도시한 바와 같이, 상기 기판(100)에 LDD 형성용 이온을 주입하여 LDD 영역(160)을 형성한다. 이때, 상기 LDD 형성용 이온은 30°이상의 경사각을 가지는 경사 이온 주입 방법을 이용하여 주입함으로써, LDD 영역(160)에서 불순물 농도의 변화를 완만하게 완화시켜 전계 세기를 감소시킬 수 있으며, 이에 따라, 기판의 전류 및 핫 케리어(hot carrier) 신뢰성을 개선할 수 있다.
한편, 상기 LDD 영역을 형성하는 공정은 상기 선택적 에피택셜 성장 공정 시, 기판(100)에 N형 불순물을 주입하였을 경우에는 생략 가능하며, 또한, 상기 선택적 에피택셜 성장 공정 시, 기판(100)에 N형 불순물을 주입하는 공정을 진행하였을 경우에는 LDD 영역을 형성하는 공정이 생략 가능하다. 즉, LDD 영역을 형성하는 공정 및 선택적 에피택셜 성장 공정 시 기판에 N형 불순물을 주입하는 공정 중 적어도 어느 하나 이상의 공정을 진행하면 된다.
그리고, 도 2k에 도시한 바와 같이, 상기 기판(100)에 소오스/드레인 형성용 이온을 15°이하의 경사각을 가지도록 경사 주입하여 소오스/드레인 영역(170)을 형성한다.
앞서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 게이트 제조 방법에 따르면, 소자의 고집적화되어 감에 따라 감소하고 있는 채널의 길이를 기판과 트렌치의 측면 프로 파일을 통해 길게 하고 있는 동시에, 게이트의 채널 영역과 소오스/드레인 영역의 실리콘막의 두께 차, 즉 단차를 크게 확보하고 있다. 게이트의 채널 영역과 소오스/드레인 영역 간의 단차를 크게 확보하면, 콘택 형성 공정 시, 스파이킹 현상을 방지 할 수 있으며, 소오스/드레인의 기생 직렬저항을 감소시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이 본 발명은 채널 영역과 소오스/드레인 영역 간의 단차를 크게 형성함으로써, 채널의 길이를 길게 확보할 수 있는 동시에 소오스/드레인의 기생 직렬저항을 감소시킬 수 있다.
또한, 두 번에 걸친 문턱전압 조절 이온에 의해 채널 영역의 불순물 농도 분포를 변화시켜 단채널 효과를 개선할 수 있다.
또한, LDD 형성용 이온은 경사 이온 주입 하되, 30°이상의 경사각으로 주입함으로써, LDD 영역에서 불순물 농도의 변화를 완만하게 완화시켜 전계의 세기를 감소시킬 수 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 함몰형 게이트 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 반도체 소자의 게이트 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 105 : 버퍼막
120 : 트렌치 130 : 게이트 패턴
140 : 제1 측벽 절연막 145 : 제2 측벽 절연막
150 : 실리콘 성장막 160 : LDD 접합부
170 : 소오스/드레인 접합부

Claims (13)

  1. 제1 문턱전압 이온이 주입된 실리콘 기판에 소정 깊이를 가지는 트렌치를 형성하는 단계와,
    상기 트렌치의 내벽에 제2 문턱전압 이온을 주입하는 단계와,
    상기 기판 위에 상기 트렌치와 소정 부분 중첩하는 게이트 패턴을 형성하는 단계와,
    상기 게이트 패턴이 형성된 기판에 열 산화막을 형성하는 단계와,
    상기 열 산화막을 선택 식각하여 상기 게이트 패턴의 측벽에 제1 측벽 절연막을 형성하는 단계와,
    상기 게이트 패턴이 형성된 기판에 선택적 에피택셜 성장 공정을 진행하여 실리콘 성장막을 형성하는 단계와,
    상기 실리콘 성장막을 게이트 패턴의 상부 표면이 드러나는 시점까지 화학기계적 연마하는 단계와,
    상기 실리콘 성장막이 형성된 기판에 소오스/드레인 형성용 이온을 주입하여 소오스/드레인 접합부를 형성하는 단계를 포함하는 리세스 게이트를 갖는 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 트렌치가 형성된 기판 위에 상기 트렌치와 소정 부분 중첩하는 게이트 패턴을 형성하는 단계는 상기 트렌치가 형성된 기판 위에 게이트 산화막, 게이트 도전막 및 게이트 하드 마스크를 순차 적층하는 단계와, 상기 게이트 하드 마스크 위에 게이트 형성 영역을 정의하는 감광막 패턴을 형성하되, 게이트 형성 영역이 상기 트렌치와 소정 부분 중첩하도록 하는 단계와, 상기 감광막 패턴을 마스크로 게이트 하드 마스크, 게이트 도전막 및 게이트 산화막을 순차적으로 식각하는 단계를 포함하는 반도체 소자의 게이트 제조 방법.
  3. 제2항에 있어서,
    상기 게이트 산화막은 30~60Å의 두께를 가지도록 형성하는 반도체 소자의 게이트 제조 방법.
  4. 제1항에 있어서,
    상기 트렌치는 500~1500Å의 깊이를 가지도록 형성하는 반도체 소자의 게이트 제조 방법.
  5. 제1항에 있어서,
    상기 트렌치의 내벽에 제2 문턱전압 이온을 주입하는 단계는 10~20°의 각도로 경사 이온 주입하는 반도체 소자의 게이트 제조 방법.
  6. 제1항에 있어서,
    상기 열 산화막은 열산화 공정을 이용하여 60~300Å의 두께로 형성하는 반도체 소자의 게이트 제조 방법.
  7. 제1항에 있어서,
    상기 게이트 패턴의 측벽에 제1 측벽 절연막을 형성하는 단계 이후에, 상기 제1 측벽 절연막을 둘러싸는 제2 측벽 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 게이트 제조 방법.
  8. 제7항에 있어서,
    상기 제2 측벽 절연막을 형성하는 단계는 상기 제1 측벽 절연막이 형성된 기판 전면에 절연막을 형성하는 단계와, 상기 절연막을 선택적 식각하는 단계를 포함하는 반도체 소자의 게이트 제조 방법.
  9. 제8항에 있어서,
    상기 절연막은 200~500Å의 두께로 형성하는 반도체 소자의 게이트 제조 방법.
  10. 제1항에 있어서,
    상기 선택적 에피택셜 성장 공정 시, N형 불순물 이온을 첨가하는 반도체 소자의 게이트 제조 방법.
  11. 제10항에 있어서,
    상기 N형 불순물 이온은 1E19~1E20/㎤ 의 농도를 가지는 반도체 소자의 게이트 제조 방법.
  12. 제1항에 있어서,
    상기 소오스/드레인 접합부를 형성하는 단계 이전에 LDD 영역을 형성하는 단계를 더 포함하는 반도체 소자의 게이트 제조 방법.
  13. 제1항에 있어서,
    상기 LDD 영역은 상기 기판 내에 LDD 형성용 이온을 30°이상의 경사각을 가지고 경사 이온 주입하여 형성하는 반도체 소자의 게이트 제조 방법.
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