KR100691018B1 - 리세스 채널을 갖는 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 리세스 채널을 갖는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명의 리세스 채널을 갖는 반도체 소자는, 소자분리막에 의해 한정되며, 게이트 형성 영역들에 홈이 형성되고 상기 홈들 사이의 부분이 홈 보다 얕은 깊이로 리세스된 활성영역을 갖는 반도체기판과, 홈 부분 상에 형성된 리세스 게이트와, 리세스되지 않은 기판 활성영역 부분 내에 형성된 소오스영역과, 홈들 사이의 홈 보다 얕은 깊이로 리세스된 활성영역 내에 형성된 드레인영역을 포함한다.

Description

리세스 채널을 갖는 반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE WITH RECESS CHANNEL AND METHOD OF MANUFACTURING THE SAME}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자의 단면도.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4는 종래 및 본 발명의 반도체 소자의 인접 게이트 온(ON)·오프(OFF) 상태에 따른 문턱전압 변화를 나타내는 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체기판 210 : 게이트절연막
220 : 제1게이트도전막 230 : 제2게이트도전막
240 : 하드마스크막 250 : 게이트
CH1 : 제1 채널 이온주입영역 CH2 : 제2 채널 이온주입영역
LDD1 : 제1 LDD 이온주입영역 LDD2 : 제2 LDD 이온주입영역
S : 소오스영역 D : 드레인영역
H2 : 홈
본 발명은 리세스 채널을 갖는 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 인접 게이트로 인한 문턱전압 특성 열화를 억제할 수 있는 리세스 채널을 갖는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(channel length)는 감소하고 있고, 접합영역(소오스/드레인영역)으로의 이온주입 농도는 증가하고 있는 추세이다.
이로 인해, 소오스/드레인영역 간의 간섭(charge sharing) 현상이 증가하고 게이트의 제어능력이 저하되어 문턱전압(threshold voltage : Vt)이 급격히 낮아지는 이른바 단채널효과(short channel effect)가 발생한다. 또한, 접합영역의 전계(electric field) 증가에 따른 접합 누설전류 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(planar) 채널 구조를 갖는 트랜지스터의 구조로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.
이에 따라, 유효 채널 길이(effective channel length)를 확보할 수 있는 다양한 형태의 리세스 채널(recess channel)을 갖는 모스펫 소자의 구현에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
도 1a 내지 도 1e는 종래 기술에 따른 리세스 채널을 갖는 반도체 소자의 제 조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 반도체기판(100)의 활성영역 표면 내에 소오스/드레인 이온주입을 수행하여 소오스/드레인 이온주입영역(105)을 형성한다.
도 1b를 참조하면, 상기 소오스/드레인 이온주입이 수행된 기판(100) 상에 게이트 형성 영역을 노출시키는 제1마스크패턴(M1)을 형성한 후, 상기 마스크패턴(M1)을 식각 마스크로 이용해서 노출된 기판(100) 부분을 리세스하여 홈(H)을 형성한다. 상기 홈(H)에 의해 소오스/드레인 이온주입영역은 세부분으로 분리되는데, 도면에서 양측부에 존재하는 두개의 부분이 소오스영역(S)에 해당되고, 중앙부에 존재하는 부분이 드레인영역(D)에 해당된다.
다음으로, 상기 제1마스크패턴(M1)을 이온주입장벽으로 이용해서 채널 이온주입을 수행하여 홈(H) 하단의 기판(100) 내에 채널 이온주입영역(C)을 형성한다.
도 1c를 참조하면, 제1마스크패턴을 제거한 상태에서, 상기 기판(100) 상에 게이트절연막(110)을 형성하고, 계속해서, 상기 게이트절연막(110) 상에 제1게이트도전막(120)을 형성한다. 여기서, 상기 게이트절연막(110)은 통상 열산화 공정에 의한 산화막으로 형성하고, 제1게이트도전막(120)은 폴리실리콘막으로 형성한다.
한편, 상기 제1게이트도전막(120)은 오목한 홈(H)을 갖는 기판 결과물 상에 형성되기 때문에, 도시된 바와 같이, 홈(H) 부분에서 제1게이트도전막(120)이 움푹 들어간 지점이 발생된다.
그런 다음, 상기 제1게이트도전막(120) 상에 할로우(halo) 이온주입 목표영역, 즉, 드레인영역(D)을 노출시키는 제2마스크패턴(M2)을 형성하고, 상기 제2마스 크패턴(M2)을 이온주입장벽으로 이용해서 드레인영역(D) 내에 할로우 이온주입을 수행한다. 이에, 드레인영역(D) 하부에 할로우 이온주입영역(107)이 형성된다.
상기 할로우 이온주입(107)은 드레인영역(D)에 채널과 동일한 타입(드레인영역과 반대 타입)의 불순물을 이온주입하는 것으로서, 이러한 할로우 이온주입을 통해 채널과 드레인영역(D)이 접하는 지점의 전계를 완화시켜 접합 누설전류를 감소시킴으로써 리프레쉬 특성이 개선할 수 있다.
그러나, 이때 상기 할로우 이온주입으로 인해 드레인영역(D)의 불순물(N형)은 할로우 이온주입영역(107)의 불순물(P형)에 의해 상쇄되므로 드레인영역(D)의 두께(깊이)는 감소된다.
도 1d를 참조하면, 제2마스크패턴을 제거한 상태에서, 제1게이트도전막(120)의 표면을 CMP(chemical mechanical polishing)를 통해 평탄화시킨 후, 상기 평탄화된 표면을 갖는 제1게이트도전막(120) 상에 저저항 구현을 위한 금속실리사이드막 또는 금속막으로 이루어진 제2게이트도전막(130)을 형성하고, 이어서, 상기 제2게이트도전막(130) 상에 질화막 재질의 하드마스크막(140)을 형성한다. 여기서, 상기 제1게이트도전막(130)의 CMP 공정은 그 표면의 평탄화 및 이온주입 손상층의 제거를 위해 수행된다.
도 1e를 참조하면, 상기 하드마스크막(140), 제2게이트도전막(130), 제1게이트도전막(120) 및 게이트절연막(110)을 식각하여 홈(H) 부분 상에 리세스 채널을 갖는 게이트(150)들을 형성하고, 상기 게이트(150) 양측벽에 절연 스페이서(160)를 형성한다.
이후, 도시하지는 않았지만, 공지된 후속 공정을 차례로 수행하여 리세스 채널을 갖는 반도체 소자를 제조한다.
이와 같이, 리세스 채널을 갖는 반도체 소자를 제조하면, 기존의 플래너(planer) 형의 소자에 비해 채널의 유효 길이가 늘어나므로, 단채널효과(short channel effect)를 억제할 수 있고, 적은 이온주입 도우즈로도 소망하는 문턱전압을 확보할 수 있는 바, 접합 누설전류를 감소시켜 리프레쉬 특성을 개선할 수 있는 등 소자의 특성을 향상시킬 수 있다.
그러나, 전술한 종래 기술에서는 다음과 같은 문제가 있다.
첫째, 전술한 종래 기술에서는 할로우 이온주입으로 인해 드레인영역(D)의 깊이가 소오스영역(S)에 비해 상대적으로 상당히 얕아지므로, 이로 인해 인접 트랜지스터간 간섭 현상이 증가한다는 문제가 있다.
즉, 도 1e의 좌우측 게이트(150)들 중 어느 하나의 게이트가 턴-온(turn-on)된 경우 턴-온되지 않은 인접 게이트의 문턱전압은 고유한 값을 유지해야 바람직하지만, 좌우 트랜지스터의 공통적인 드레인영역(D)의 깊이가 얕으므로 상기 턴-온되지 않은 인접 게이트가 턴-온된 게이트의 영향을 받아, 그 문턱전압이 감소되고 원치 않는 오프(OFF) 누설전류가 유발된다.
둘째, 전술한 종래 기술에서는 할로우 이온주입을 두꺼운 제1게이트도전막(120) 상에 수행하기 때문에 매우 큰 할로우 이온주입 에너지가 요구되므로, 제2마스크패턴(M2)이 오정렬 되지 않더라도 주입되는 이온들의 측면적(lateral) 이동 이 많이 발생하여 소오스영역(S)의 일부분까지 이온들이 침투되는 현상이 발생된다. 이에 따라, 문턱전압 특성이 열화될 뿐 아니라 소오스영역(S)의 접합 전계가 증가되어 리프레쉬 특성이 열화된다. 이러한 할로우 이온주입시 이온의 소오스영역(S)으로의 침투 현상은 디자인 룰이 감소함에 따라 급격히 증가하게 되어 소자에 치명적인 문제를 일으킬 수 있다.
한편, 만일 상기 할로우 이온주입을 게이트(150) 형성 이후에 수행할 경우에는 게이트(150)의 오정렬에 따른 할로우 이온주입영역(107)의 오정렬로 인한 접합영역(소오스/드레인영역)의 특성 열화가 유발된다.
셋째, 전술한 종래 기술의 리세스 채널을 갖는 반도체 소자는 게이트 예정 영역만을 1회 리세스하여 리세스 채널을 구현하기 때문에 채널의 길이를 용이하게 제어하기 어려울 뿐 아니라, 채널의 유효길이를 증가시키는데 한계가 있다. 부연하여 설명하면, 채널의 유효 길이는 리세스 깊이에 비례하여 증가하지만, 리세스 깊이를 적정 수준 이상으로 증가시키게 되면 제1게이트도전막(120)의 증착시 매립 특성이 열화되고 아울러 리세스 영역과 소자분리막 사이에 발생하는 혼(horn) 영역이 증가되는 등 다양한 문제가 유발될 수 있어서, 종래 기술에서는 리세스 깊이를 2000Å 이상 증가시키는 것은 현실적으로 어려운 상황이다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 드레인영역의 깊이가 소오스영역에 비해 상대적으로 얕아지므로 인한 인접 트랜지스터간 간섭 문제를 방지할 수 있도록 한 리세스 채널을 갖는 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 할로우 이온주입시에 유발되는 이온들의 측면적 이동에 따른 소오스영역의 특성 열화 문제를 방지할 수 있고, 아울러, 채널의 유효 길이를 용이하게 제어할 수 있도록 한 리세스 채널을 갖는 반도체 소자 및 그의 제조방법을 제공함에 다른 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 리세스 채널을 갖는 반도체 소자는, 소자분리막에 의해 한정되며, 게이트 형성 영역들에 홈이 형성되고 상기 홈들 사이의 부분이 홈 보다 얕은 깊이로 리세스된 활성영역을 갖는 반도체기판; 홈 부분 상에 형성된 리세스 게이트; 리세스되지 않은 기판 활성영역 부분 내에 형성된 소오스영역; 및 홈들 사이의 홈 보다 얕은 깊이로 리세스된 활성영역 내에 형성된 드레인영역;을 포함한다.
여기서, 상기 홈은 1500∼2500Å의 깊이로 형성된다.
상기 홈들 사이의 기판 활성영역 부분은 500∼1000Å의 깊이로 리세스된다.
상기 홈 저면의 기판 부분 내에 형성된 채널 이온주입영역을 더 포함한다.
상기 홈들 하부의 기판 부분들과 그와 동일한 깊이를 갖는 홈들 사이의 리세스된 활성영역 부분 내부를 걸쳐서 형성된 채널 이온주입영역을 더 포함하며, 이때, 상기 채널 이온주입영역은 1500∼2800Å의 깊이로 형성된다.
상기 드레인영역 하단의 기판 부분 내에 형성된 LDD 이온주입영역을 더 포함한다. 이때, 상기 LDD 이온주입영역은 드레인영역과 동일 타입의 불순물이 30∼50KeV의 에너지 및 1E18∼1E19 원자/㎤의 도우즈로 이온주입되어 형성되며, 그 저 면이 1500∼2500Å의 깊이를 갖고 형성된다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 리세스 채널을 갖는 반도체 소자의 제조방법은, 활성영역을 한정하는 소자분리막이 구비된 반도체기판을 제공하는 단계; 기판 상에 활성영역의 게이트 형성 영역을 포함한 길이방향에 따른 중앙부를 노출시키는 제1마스크패턴을 형성하는 단계; 제1마스크패턴을 식각마스크로 이용해서 기판을 1차 리세스하여 제1홈을 형성하는 단계; 제1홈 및 제1마스크패턴의 측벽에 측벽절연막을 형성하는 단계; 제1홈을 매립하도록 제1홈 내의 기판 상에 제2마스크패턴을 형성하는 단계; 측벽절연막을 제거하여 제1홈의 양측부를 노출시키는 단계; 제1 및 제2마스크패턴을 식각마스크로 이용해서 노출된 제1홈의 양측부를 2차 리세스하여 제2홈을 형성하는 단계; 제1 및 제2마스크패턴을 이온주입장벽으로 이용해서 제2홈의 저면 기판 부분에 채널 이온주입을 수행하는 단계; 제2마스크패턴을 제거하는 단계; 제2홈 부분 상에 리세스 게이트를 형성하는 단계; 제1마스크패턴을 제거하는 단계; 게이트를 이온주입장벽으로 이용해서 노출된 기판 표면 내에 LDD 이온주입을 수행하는 단계; 게이트 양측벽에 스페이서를 형성하는 단계; 및 스페이서를 포함한 게이트 양측의 기판 표면 내에 소오스/드레인 이온주입을 수행하여 상기 리세스 게이트 양측의 리세스되지 않은 기판 활성영역 부분 내에 소오스영역을 형성함과 아울러 상기 제2홈들 사이의 1차 리세스된 활성영역 내에 드레인영역을 형성하는 단계;를 포함한다.
여기서, 상기 제1마스크패턴을 형성하는 단계 후, 그리고, 상기 제1홈을 형성하는 단계 전, 또는, 상기 제1홈을 형성하는 단계 후, 그리고, 상기 측벽절연막 을 형성하는 단계 전, 상기 제1마스크패턴을 이온주입장벽으로 이용해서 채널 이온주입을 수행하여 기판 내부에 채널 이온주입영역을 형성하는 단계를 더 포함한다. 이때, 상기 채널 이온주입은 1500∼2800Å의 깊이로 수행한다.
상기 제1홈은 500∼1000Å의 깊이로 형성한다.
상기 측벽절연막은 300∼500Å의 두께로 형성한다.
상기 측벽절연막을 형성하는 단계 후, 그리고, 상기 제2마스크패턴을 형성하는 단계 전, 상기 제1마스크패턴 및 측벽절연막을 이온주입장벽으로 이용해서 제1홈 중앙의 기판 부분 내에 LDD 이온주입을 수행하여 LDD 이온주입영역을 형성하는 단계를 더 포함한다. 이때, 상기 LDD 이온주입영역은 N형 불순물을 30∼50KeV의 에너지 및 1E18∼1E19 원자/㎤의 도우즈로 이온주입하여 형성하며, 그 저면이 1500∼2500Å의 깊이를 갖도록 형성한다.
상기 제2홈은 1500∼2500Å의 깊이로 형성한다.
상기 제2마스크패턴은 N형 불순물이 1E18∼1E19 원자/㎤의 도우즈로 도핑된 폴리실리콘막으로 형성한다.
상기 LDD 이온주입은 As 또는 Sb를 10∼30KeV의 에너지로 이온주입하여 수행한다.
상기 소오스/드레인 이온주입은 N형 불순물을 40∼50KeV의 에너지로 이온주입하여 수행한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한 다.
도 2는 본 발명의 일 실시예에 따른 리세스 채널을 갖는 반도체 소자를 도시한 단면도이고, 도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
본 발명의 리세스 채널을 갖는 반도체 소자는, 도 2에 도시된 바와 같이, 소자분리막(미도시)에 의해 한정되며, 게이트 형성 영역들에 홈(H)이 형성되고 상기 홈(H)들 사이의 부분이 홈 보다 얕은 깊이로 리세스된 활성영역을 갖는 반도체기판(200)과, 상기 홈(H) 부분 상에 형성된 리세스 게이트(250)와, 상기 리세스되지 않은 기판 활성영역 부분 내에 형성된 소오스영역(S)과, 상기 홈(H)들 사이의 홈(H) 보다 얕은 깊이로 리세스된 활성영역 내에 형성된 드레인영역(D)을 포함한다.
여기서, 상기 홈(H)은 1500∼2500Å의 깊이로 형성되고, 상기 홈(H)들 사이의 기판 활성영역 부분은 500∼1000Å의 깊이로 리세스된다.
한편, 본 발명의 반도체 소자는 상기 홈(H)들 하부의 기판 부분들과 그와 동일한 깊이를 갖는 홈(H)들 사이의 리세스된 활성영역 부분 내부를 걸쳐서 형성된 제1 채널 이온주입영역(CH1)을 더 포함할 수 있는데, 이때, 상기 제1 채널 이온주입영역()은 1500∼2800Å의 깊이로 형성된다. 또한, 본 발명의 반도체 소자는 상기 홈 저면의 기판 부분 내에 형성된 제2 채널 이온주입영역(CH2)을 더 포함한다.
그리고, 본 발명의 반도체 소자는 상기 드레인영역(D) 하단의 기판 부분 내에 형성되고, 그 저면이 1500∼2500Å의 깊이를 갖는 제1 LDD 이온주입영역(LDD1) 을 더 포함할 수 있는데, 이때 상기 제1 LDD 이온주입영역(LDD1)은 드레인영역(D)과 동일 타입의 불순물이 30∼50KeV의 에너지 및 1E18∼1E19 원자/㎤의 도우즈로 이온주입되어 형성된다.
미설명된 도면부호, 210은 게이트절연막을, 220은 제1게이트도전막을, 230은 제2게이트도전막을, 240은 하드마스크막을, LDD2는 제2 LDD 이온주입영역을, 그리고, 260은 스페이서를 각각 나타낸다.
이와 같이, 본 발명은 게이트 형성 영역이 제1깊이로 리세스되고, 아울러, 게이트 형성 영역 사이의 영역(드레인 예정 영역 상부)도 제1깊이 보다 얕은 제2깊이로 리세스된 이중 트렌치 구조를 갖는 반도체 소자를 구성함으로써 드레인영역(D)을 소오스영역(D) 보다 상대적으로 낮은 위치에 형성한다.
이 경우, 낮은 위치에 형성된 드레인영역(D)이 인접 게이트들 간의 간섭 현상을 차단하는 역할을 하기 때문에 턴-온된 인접 게이트로 인한 원치 않는 문턱전압 감소 효과가 억제된다. 더욱이, 본 발명의 반도체 소자가 드레인영역(D) 하단의 기판 부분 내에 형성된 제1 LDD 이온주입영역(LDD1)을 더 포함할 경우에는, 상기한 인접 게이트들 간의 간섭에 따른 문턱전압 감소 효과는 더욱 억제되는 바, 오프(OFF) 누설전류가 감소하여 리프레쉬 특성이 더욱 향상된다.
이하에서는, 도 3a 내지 도 3g를 참조하여 본 발명의 일 실시예에 따른 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하도록 한다.
도 3a를 참조하면, 활성영역을 한정하는 소자분리막(미도시)이 구비된 반도체기판(200)을 마련한 후, 상기 기판(200) 활성영역의 게이트 형성 영역을 포함한 길이방향에 따른 중앙부를 노출시키는 제1마스크패턴(M1)을 형성한다.
이때, 상기 제1마스크패턴(M1)은 50∼150Å 정도 두께의 산화막과 1000∼1500Å 정도 두께의 질화막의 적층막으로 이루어지며, 도시하지는 않았지만, 활성영역의 게이트 형성 영역을 포함한 길이방향에 따른 중앙부 상에는 일부 두께의 산화막이 잔류된다.
그런 다음, 상기 제1마스크패턴(M1)을 이온주입장벽으로 이용해서 1차 채널 이온주입을 수행하여 기판(200) 내부에 제1 채널 이온주입영역(CH1)을 형성한다. 이때, 상기 1차 채널 이온주입은 1500∼2800Å의 목표 깊이(projected range : Rp)로 수행한다.
도 3b를 참조하면, 상기 제1마스크패턴(M1)을 식각마스크로 이용해서 기판을 500∼1000Å의 깊이로 1차 리세스하여 제1홈(H1)을 형성한다. 여기서, 상기 제1홈(H1)을 형성하기 전에 제1 채널 이온주입영역(CH1)을 형성하였지만, 그 순서를 달리하여 제1홈(H1)을 형성한 후에 제1 채널 이온주입영역(CH1)을 형성하기 위한 채널 이온주입을 수행할 수도 있다.
다음으로, 상기 제1홈(H1) 및 제1마스크패턴(M1)의 측벽에 300∼500Å 두께의 측벽산화막(WO)을 형성한다.
이어서, 상기 제1마스크패턴(M1) 및 측벽절연막(WO)을 이온주입장벽으로 이용해서 제1홈(H1) 중앙의 기판 부분 내에 1차 LDD 이온주입을 수행하여 제1 LDD 이온주입영역(LDD1)을 형성한다. 상기 제1 LDD 이온주입영역(LDD1)은 P(phosphorus)와 같은 N형 불순물을 30∼50KeV의 에너지 및 1E18∼1E19 원자/㎤의 도우즈로 이온 주입하여 형성하는데, 그 저면이 최종적으로 1500∼2500Å의 깊이를 갖도록, 즉, 이후에 형성할 제2홈의 깊이와 유사한 깊이를 갖도록 함이 바람직하다.
도 3c를 참조하면, 상기 제1홈(H1)을 매립하도록 기판 결과물 상에 800∼1000Å 두께의 폴리실리콘막을 형성한 후, 상기 폴리실리콘막을 선택적으로 습식 식각하여 제1홈(H1) 내의 기판 부분 상에 제2마스크패턴(M2)을 형성한다.
이때, 상기 제2마스크패턴(M2)은 N형 불순물이 1E18∼1E19 원자/㎤의 도우즈로 도핑된 폴리실리콘막으로 형성함으로써, 제2마스크패턴(M2)의 도핑 불순물의 영향으로 제1 LDD 이온주입영역(LDD1)의 깊이가 조절되도록 할 수도 있다.
도 3d를 참조하면, 상기 측벽산화막(WO)을 제거하여 제1홈(H1)의 양측부를 노출시킨 후, 상기 제1 및 제2마스크패턴(M1, M2)을 식각마스크로 이용해서 노출된 제1홈(H1)의 양측부를 1000∼1500Å의 깊이로 2차 리세스하여 제2홈(H2)을 형성한다. 이로써, 상기 제2홈(H2)은 1500∼2500Å의 깊이를 가는데, 이는 상기 제1 채널 이온주입영역(CH1)의 깊이와 유사하다.
그런 다음, 상기 제1 및 제2마스크패턴(M1, M2)을 이온주입장벽으로 이용해서 제2홈(H2)의 저면 기판 부분에 채널 이온주입을 수행하여 제2 채널 이온주입영역(CH2)을 형성한다.
도 3e를 참조하면, 제2마스크패턴을 제거한 상태에서, 상기 제2홈(H2)을 포함한 기판 표면 상에 열산화 공정에 의한 산화막 재질의 게이트절연막(210)을 30∼60Å의 두께로 형성한 후, 상기 게이트절연막(210)을 포함한 기판 결과물의 전면 상에 폴리실리콘막 재질의 제1게이트도전막(220)을 1500∼2000Å의 두께로 형성한 다. 여기서, 상기 제2마스크패턴의 제거시 제1마스크패턴(M1)의 일부도 손실된다.
도 3f를 참조하면, 상기 제1게이트도전막(220)을 제1마스크패턴(M1)이 노출될때까지 CMP한 후, 상기 CMP된 제1게이트도전막(220)을 포함한 결과물 전면 상에 금속실리사이드막 또는 금속막 재질의 제2게이트도전막(230)과 질화막 재질의 하드마스크막(240)을 차례로 형성한다.
그런 다음, 상기 하드마스크막(240), 제2게이트도전막(230), 제1게이트도전막(220) 및 게이트절연막(220)을 식각하여 제2홈(H2) 부분 상에 리세스 게이트(250)를 형성한다.
도 3g를 참조하면, 제1마스크패턴(M1)을 제거한 상태에서, 상기 게이트(250)를 이온주입장벽으로 이용해서 노출된 기판 표면 내에 2차 LDD 이온주입을 수행하여 제2 LDD 이온주입영역(LDD2)을 형성한다. 여기서, 상기 2차 LDD 이온주입은 비교적 원자량이 큰 As 또는 Sb를 10∼30KeV의 낮은 에너지로 이온주입하여 수행한다.
다음으로, 상기 게이트(250) 양측벽에 절연 스페이서(260)를 형성한 후, 상기 절연 스페이서(260)를 포함한 게이트(250) 양측의 기판 표면 내에 소오스/드레인 이온주입을 수행하여 상기 리세스 게이트(250) 양측의 리세스되지 않은 기판 활성영역 부분 내에 소오스영역(S)을 형성함과 아울러 상기 제2홈(H2)들 사이의 1차 리세스된 활성영역 내에 드레인영역(D)을 형성한다.
여기서, 상기 소오스/드레인 이온주입은 P(phosphorus)와 같은 N형 불순물을 40∼50KeV의 에너지로 이온주입하여 수행한다.
이와 같이, 본 발명은 게이트 형성 영역은 제1깊이로 리세스하고, 게이트 형성 영역들 사이의 활성영역(드레인 예정 영역 상부)은 제1깊이 보다 얕은 제2깊이로 리세스하여 드레인영역(D)이 소오스영역(D) 보다 상대적으로 낮은 위치에 형성된 리세스 채널을 갖는 반도체 소자를 제조한다.
이 경우, 소오스영역(S) 보다 낮은 위치에 형성된 드레인영역(D)이 인접 게이트들 간의 간섭 현상을 효과적으로 차단하기 때문에 인접 게이트의 턴-온에 의한 원치 않는 문턱전압 감소 효과가 억제된다. 특히, 드레인영역(D) 하단의 기판 부분 내에 제2홈(H2)과 유사한 깊이를 갖는 제1 LDD 이온주입영역(LDD1)을 더 형성시킬 경우에는, 상기한 인접 게이트들 간의 간섭에 따른 문턱전압 감소 효과는 더욱 억제된다.
그러므로, 본 발명은 인접 게이트의 턴-온에 따른 문턱전압의 원치 않는 감소로 인한 오프(OFF) 누설전류 발생을 억제하여 반도체 소자의 리프레쉬 특성을 향상시킬 수 있다.
도 4는 종래 및 본 발명의 반도체 소자의 인접 게이트 온(ON)·오프(OFF) 상태에 따른 문턱전압 변화를 나타내는 그래프로서, 이를 참조하면, 종래의 반도체 소자의 경우 인접 게이트가 온(ON) 상태인 경우 오프(OFF) 상태인 경우 보다 문턱전압이 약 220mV 정도 감소하지만, 본 발명의 반도체 소자의 경우 인접 게이트가 턴-온(ON) 되더라도 문턱전압이 크게 감소하지 않는 것(약 20mV 정도 감소)을 확인할 수 있다.
또한, 본 발명은 종래와 같은 방식으로 할로우 이온주입을 수행하지 않기 때 문에, 즉, 제1게이트도전막 상에 할로우 이온주입용 마스크를 별도로 형성하여 할로우 이온주입을 수행하지 아니하기 때문에 높은 에너지를 요하는 할로우 이온주입으로 인한 소오스영역의 특성 열화 문제가 유발되지 않는다. 한편, 본 발명에서는 제1 채널 이온주입영역(CH1)이 드레인영역(D)과 다른 타입의 불순물로 이온주입된 영역이기 때문에 종래의 할로우 이온주입영역과 같은 역할을 하게 된다.
아울러, 본 발명은 게이트 형성 영역을 제1깊이로 리세스하고, 게이트 형성 영역들 사이의 활성영역(드레인 예정 영역 상부)을 제1깊이 보다 얕은 제2깊이로 리세스하여 이중 트렌치 구조를 갖는 반도체 소자를 제조하기 때문에 종래 보다 리세스 채널의 유효 길이를 용이하게 제어할 수 있다.
부가해서, 본 발명은 2차에 걸친 채널 이온주입과 2차에 걸친 LDD 이온주입및 소오스/드레인 이온주입을 수행하여 채널영역 및 소오스/드레인영역을 구현하는 바, 상기 영역들의 불순물 농도 프로파일을 종래 보다 용이하게 제어할 수 있어서, 소자의 리프레쉬 및 커런트(current) 특성을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 게이트 형성 영역은 제1깊이로 리세스하고, 게이트 형성 영역들 사이의 활성영역(드레인 예정 영역 상부)은 제1깊이 보다 얕은 제2깊이로 리세스하여 드레인영역이 소오스영역 보다 낮은 위치에 형성된 리세스 채널을 갖는 반도체 소자를 제조한다. 이로써, 인접 게이트들 간의 간섭 현상이 효과적으로 차단되고 인접 게이트의 턴-온에 의한 원치 않는 문턱전압 감소 효과가 억제된다. 그러므로, 본 발명은 문턱전압의 원치 않는 감소로 인한 오프(OFF) 누설전류 발생을 억제하여 반도체 소자의 리프레쉬 특성을 향상시킬 수 있다.
또한, 본 발명은 종래와 같이 게이트도전막 상에 할로우 이온주입을 수행하지 않기 때문에 높은 에너지를 요하는 할로우 이온주입 공정으로 인한 소오스영역의 특성 열화 문제가 유발되지 않는다.
아울러, 본 발명은 이중 트렌치 구조를 갖는 반도체 소자를 제조하기 때문에 종래 보다 리세스 채널의 유효 길이를 용이하게 제어할 수 있다.
부가해서, 본 발명은 2차에 걸친 채널 이온주입과 2차에 걸친 LDD 이온주입및 소오스/드레인 이온주입을 수행하여 채널영역 및 소오스/드레인영역을 구현하는 바, 상기 영역들의 불순물 농도 프로파일을 종래 보다 용이하게 제어할 수 있어서, 소자의 리프레쉬 및 커런트(current) 특성을 개선할 수 있다.

Claims (21)

  1. 소자분리막에 의해 한정되며, 게이트 형성 영역들에 홈이 형성되고 상기 홈들 사이의 부분이 홈 보다 얕은 깊이로 리세스된 활성영역을 갖는 반도체기판;
    상기 홈 부분 상에 형성된 리세스 게이트;
    상기 리세스되지 않은 기판 활성영역 부분 내에 형성된 소오스영역; 및
    상기 홈들 사이의 홈 보다 얕은 깊이로 리세스된 활성영역 내에 형성된 드레인영역;
    을 포함하는 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 홈은 1500∼2500Å의 깊이로 형성된 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 홈들 사이의 기판 활성영역 부분은 500∼1000Å의 깊이로 리세스된 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 홈 저면의 기판 부분 내에 형성된 채널 이온주입영역을 더 포함하는 것 을 특징으로 하는 리세스 채널을 갖는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 홈들 하부의 기판 부분들과 그와 동일한 깊이를 갖는 홈들 사이의 리세스된 활성영역 부분 내부를 걸쳐서 형성된 채널 이온주입영역을 더 포함하는 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 채널 이온주입영역은 1500∼2800Å의 깊이로 형성된 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 드레인영역 하단의 기판 부분 내에 형성된 LDD 이온주입영역을 더 포함하는 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 LDD 이온주입영역은 그 저면이 1500∼2500Å의 깊이를 갖고 형성된 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자.
  9. 제 7 항에 있어서,
    상기 LDD 이온주입영역은 드레인영역과 동일 타입의 불순물이 30∼50KeV의 에너지 및 1E18∼1E19 원자/㎤의 도우즈로 이온주입되어 형성된 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자.
  10. 활성영역을 한정하는 소자분리막이 구비된 반도체기판을 제공하는 단계;
    상기 기판 상에 활성영역의 게이트 형성 영역을 포함한 길이방향에 따른 중앙부를 노출시키는 제1마스크패턴을 형성하는 단계;
    상기 제1마스크패턴을 식각마스크로 이용해서 기판을 1차 리세스하여 제1홈을 형성하는 단계;
    상기 제1홈 및 제1마스크패턴의 측벽에 측벽절연막을 형성하는 단계;
    상기 제1홈을 매립하도록 제1홈 내의 기판 상에 제2마스크패턴을 형성하는 단계;
    상기 측벽절연막을 제거하여 제1홈의 양측부를 노출시키는 단계;
    상기 제1 및 제2마스크패턴을 식각마스크로 이용해서 노출된 제1홈의 양측부를 2차 리세스하여 제2홈을 형성하는 단계;
    상기 제1 및 제2마스크패턴을 이온주입장벽으로 이용해서 제2홈의 저면 기판 부분에 채널 이온주입을 수행하는 단계;
    상기 제2마스크패턴을 제거하는 단계;
    상기 제2홈 부분 상에 리세스 게이트를 형성하는 단계;
    상기 제1마스크패턴을 제거하는 단계;
    상기 게이트를 이온주입장벽으로 이용해서 노출된 기판 표면 내에 LDD 이온주입을 수행하는 단계;
    상기 게이트 양측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서를 포함한 게이트 양측의 기판 표면 내에 소오스/드레인 이온주입을 수행하여 상기 리세스 게이트 양측의 리세스되지 않은 기판 활성영역 부분 내에 소오스영역을 형성함과 아울러 상기 제2홈들 사이의 1차 리세스된 활성영역 내에 드레인영역을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 제1마스크패턴을 형성하는 단계 후, 그리고, 상기 제1홈을 형성하는 단계 전, 또는, 상기 제1홈을 형성하는 단계 후, 그리고, 상기 측벽절연막을 형성하는 단계 전, 상기 제1마스크패턴을 이온주입장벽으로 이용해서 채널 이온주입을 수행하여 기판 내부에 채널 이온주입영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 채널 이온주입은 1500∼2800Å의 깊이로 수행하는 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자의 제조방법.
  13. 제 10 항에 있어서,
    상기 제1홈은 500∼1000Å의 깊이로 형성하는 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자의 제조방법.
  14. 제 10 항에 있어서,
    상기 측벽절연막은 300∼500Å의 두께로 형성하는 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자의 제조방법.
  15. 제 10 항에 있어서,
    상기 측벽절연막을 형성하는 단계 후, 그리고, 상기 제2마스크패턴을 형성하는 단계 전, 상기 제1마스크패턴 및 측벽절연막을 이온주입장벽으로 이용해서 제1홈 중앙의 기판 부분 내에 LDD 이온주입을 수행하여 LDD 이온주입영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 LDD 이온주입영역은 그 저면이 1500∼2500Å의 깊이를 갖도록 형성하는 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 LDD 이온주입은 N형 불순물을 30∼50KeV의 에너지 및 1E18∼1E19 원자/㎤의 도우즈로 이온주입하여 수행하는 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자의 제조방법.
  18. 제 10 항에 있어서,
    상기 제2홈은 1500∼2500Å의 깊이로 형성하는 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자의 제조방법.
  19. 제 10 항에 있어서,
    상기 제2마스크패턴은 N형 불순물이 1E18∼1E19 원자/㎤의 도우즈로 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자의 제조방법.
  20. 제 10 항에 있어서,
    상기 LDD 이온주입은 As 또는 Sb를 10∼30KeV의 에너지로 이온주입하여 수행하는 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자의 제조방법.
  21. 제 10 항에 있어서,
    상기 소오스/드레인 이온주입은 N형 불순물을 40∼50KeV의 에너지로 이온주 입하여 수행하는 것을 특징으로 하는 리세스 채널을 갖는 반도체 소자의 제조방법.
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