KR100818113B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자 및 그의 제조방법은, 게이트 형성 영역과 비트라인 콘택 영역 및 스토리지 노드 콘택 영역을 포함하는 활성영역을 갖는 반도체 기판과, 상기 반도체 기판 내에 상기 활성영역을 한정하도록 형성된 소자분리막과, 상기 활성영역의 게이트 형성 영역 및 비트라인 콘택 영역 상에 형성된 실리콘 에피층과, 상기 게이트 형성 영역 상에 형성된 실리콘 에피층 부분 및 이에 인접한 실리콘 에피층의 측면 상에 형성된 단차진 게이트와, 상기 활성영역의 스토리지 노드 콘택 영역 내에 형성된 제1접합영역과, 상기 활성영역의 비트라인 콘택 영역 상의 실리콘 에피층 상측에 형성된 제2접합영역을 포함한다.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위해 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200 : 반도체 기판 102, 202 : 소자분리막
104, 204 : 실리콘 에피층 106, 206 : 게이트 절연막
108, 208 : 게이트 110, 210 : 게이트 스페이서
116, 216 : 제1접합영역 122, 222 : 제2접합영역
218 : 산화막 220 : 마스크패턴
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 자세하게는, 실리콘 에피층(Silicon Selective Epitaxial Growth)을 이용하여 트랜지스터의 특 성을 향상시킨 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)는 감소하고 있고, 접합 영역(소오스/드레인 영역)으로의 이온주입 농도는 증가하고 있는 추세이다.
이로 인해, 소오스/드레인 영역 간의 간섭(Charge Sharing) 현상이 증가하고 게이트의 제어능력이 저하되어 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는 이른바 단채널효과(Short Channel Effect)가 발생한다. 또한, 접합 영역의 전계(Electric Field) 증가에 따른 접합 누설전류 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(Planar) 채널 구조를 갖는 트랜지스터의 구조로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.
이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 모스펫 소자의 구현방법에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
이하에서는 종래기술에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 간략하게 설명하도록 한다.
반도체 기판 상에 패드산화막과 하드마스크막의 적층구조로 구성되는 리세스 마스크를 형성하고, 상기 리세스 마스크를 패터닝하여 리세스 게이트 형성 영역을 노출시킨다.
그리고, 상기 리세스 마스크에 의해 노출된 기판 부분을 식각하여 리세스 게 이트용 홈을 형성하고 상기 리세스 마스크를 제거한 다음, 상기 홈의 표면에 게이트절연막을 형성한다. 여기서, 상기 홈은 건식 식각 공정을 통해 형성하고, 상기 게이트절연막은 통상 열산화 공정에 의한 산화막으로 형성한다.
그런 다음, 상기 홈을 매립하도록 게이트절연막 상에 게이트도전막을 증착하고, 상기 게이트도전막 상에 금속실리사이드막과 하드마스크막을 증착한 다음, 상기 막들을 차례로 식각하여 홈 상에 리세스 게이트를 형성한다.
이후, 비트라인 콘택 영역에 할로우 이온주입 예정영역을 노출시키는 마스크패턴을 이온주입장벽으로 이용해서 기판 내에 할로우 이온주입을 수행하여 할로우 이온주입층을 형성한다.
여기서, 상기 할로우 이온주입을 통해 비트라인 형성 영역의 채널 도핑 농도를 증가시킴으로써 스토리지 노드 형성 영역의 채널 도핑 농도를 상대적으로 감소 시켜 소자의 리플레쉬 특성을 개선한다.
이어서, 상기 리세스 게이트의 양측벽에 스페이서를 형성하고, 상기 게이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성한다.
이후, 도시하지는 않았지만, 공지된 후속 공정을 차례로 수행하여 리세스 게이트를 갖는 반도체 소자를 제조한다.
이와 같이, 리세스 게이트를 갖는 반도체 소자를 제조하면, 기존의 플래너(Planer) 형의 소자에 비해 채널의 유효 길이가 늘어나므로, 단채널효과(Short Channel Effect)가 억제되고, 적은 이온주입 도우즈로도 소망하는 문턱전압을 확보할 수 있는 바, 접합 누설전류를 감소되어 리프레쉬 특성이 개선된다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 반도체 소자의 집적도가 증가됨에 따라 주지한 바와 같은 리세스 게이트를 형성방법은, 실리콘 기판에의 패터닝(pattering) 측면에서 그 한계에 도달하고 있다.
이에, 최소 리세스 선폭 구현 문제, 리세스 된 실리콘 기판 하부의 곡률반경 확보 문제, 소자 마진 확보를 위한 리세스 깊이 증가 문제 및 실리콘 서브 채널 발생과 같은 문제들이 발생하게 된다.
따라서, 향후에서는 상기와 같은 실리콘 기판에의 패터닝 상의 문제점을 해결하거나, 다른 3차원 셀 구조의 트랜지스터가 제안되어야 할 필요성이 요구되고 있다.
따라서, 본 발명은 주지한 바와 같은 문제점을 해결하여 트랜지스터의 특성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명에 따른 반도체 소자는, 게이트 형성 영역과 비트라인 콘택 영역 및 스토리지 노드 콘택 영역을 포함하는 활성영역을 갖는 반도체 기판; 상기 반도체 기판 내에 상기 활성영역을 한정하도록 형성된 소자분리막; 상기 활성영역의 게이트 형성 영역 및 비트라인 콘택 영역 상에 형성된 실리콘 에피층; 상기 게이트 형성 영역 상에 형성된 실리콘 에피층 부분 및 이에 인접한 실리콘 에피층의 측면 상에 형성된 단차진 게이트; 상기 활성영역의 스토리지 노드 콘택 영역 내에 형성된 제1접합영역; 및 상기 활성영역의 비트라인 콘택 영역 상의 실리콘 에피층 상측에 형성된 제2접합영역;을 포함한다.
상기 실리콘 에피층은 50∼2000Å의 두께로 형성된다.
상기 게이트가 형성된 실리콘 에피층은 B 또는 BF2가 1×1011∼1×1014 이온/㎠의 도우즈로 도핑된다.
상기 게이트의 양측벽에 형성된 스페이서를 더 포함한다.
상기 제1 및 제2 접합영역은 LDD 영역을 더 포함한다.
또한, 본 발명에 따른 반도체 소자의 제조방법은, 게이트 형성 영역과 비트라인 콘택 영역 및 스토리지 노드 콘택 영역을 포함하는 활성영역을 갖는 반도체 기판 내에 상기 활성영역을 한정하는 소자분리막을 형성하는 단계; 상기 반도체 기판 상에 활성영역의 게이트 형성 영역 및 비트라인 콘택 영역을 노출시키도록 절연막 패턴을 형성하는 단계; 상기 노출된 활성영역의 게이트 형성 영역 및 비트라인 콘택 영역 상에 실리콘 에피층을 성장시키는 단계; 상기 실리콘 에피층 내에 불순물을 도핑하는 단계; 상기 절연막 패턴을 제거하는 단계; 상기 활성영역의 게이트 영역 상에 형성된 실리콘 에피층 부분 및 이에 인접한 실리콘 에피층은 측면 상에 단차진 게이트를 형성하는 단계; 및 상기 활성영역의 스토리지 노드 콘택 영역 내에 제1접합영역을 형성함과 아울러 상기 활성영역은 비트라인 콘택 영역 상부의 실리콘 에피층 내에 제2접합영역을 형성하는 단계;를 포함한다.
상기 실리콘 에피층은 50∼2000Å 두께로 성장시키는 것을 특징으로 한다.
상기 실리콘 에피층내에 불순물을 도핑하는 단계는, B 또는 BF2가 1×1011∼ 1×1014 이온/㎠의 도우즈로 도핑한다.
상기 게이트를 형성하는 단계 후, 그리고, 상기 제1 및 제2 접합영역을 형성하는 단계 전, 상기 활성영역의 스토리지 노드 콘택 영역 및 상기 활성영역의 비트라인 콘택 영역 상부의 실리콘 에피층 내에 LDD 영역을 형성하는 단계; 및 상기 게이트의 양측벽에 스페이서를 형성하는 단계;를 더 포함한다.
(실시예)
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 반도체 기판의 게이트와 비트라인 콘택이 형성될 활성영역 상에 실리콘 에피층(SEG) 방법을 사용하여 상기 활성영역 상에 실리콘 에피층을 성장시켜서 돌출된 실리콘 표면을 이용한 반도체 소자의 트랜지스터를 형성한다.
이렇게 하면, 트랜지스터의 특성을 향상시키고자 실리콘 기판을 리세스하여 형성하는 종래의 반도체 소자의 트랜지스터 형성방법과 달리, 반도체 기판의 게이트와 비트라인 콘택이 형성될 활성영역 상에 실리콘 에피층을 성장시켜 트랜지스터를 형성함으로써, 그에 따른 공정 난이도의 감소로 인하여 미세화된 반도체 소자의 패터닝을 효율적으로 수행할 수 있다.
따라서, 최소 리세스 선폭 구현 문제, 리세스 된 실리콘 기판 하부의 곡률반경 확보 문제, 소자 마진 확보를 위한 리세스 깊이 증가 문제 및 실리콘 서브 채널 발생과 같은 문제들의 발생을 최소화할 수 있다.
또한, 상기와 같이 활성영역 상에 돌출되게 형성된 실리콘 에피층에 의해 소스 영역 및 드레인 영역 간의 단차를 유발함으로써, 종래의 플래너 타입형 반도체 소자의 트랜지스터에 비해 채널의 유효 길이가 늘어나므로, 단채널효과(Short Channel Effect)를 억제시킬 수 있다.
게다가, 적은 이온주입 도우즈(dose)로도 소망하는 문턱전압을 확보할 수 있어, 그에 따라 접합 누설전류가 감소됨에 따른 리프레쉬(refresh) 특성을 향상시킬 수 있다.
그 결과, 상술한 바와 같은 반도체 소자의 트랜지스터 전체 특성을 향상시켜 동작전류를 최대화시킬 수 있다.
자세하게, 도 1은 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 소자분리막(102)에 의해 구획되고 게이트 형성 영역, 비트라인 콘택 영역 및 스토리지 노드 콘택 영역을 갖는 활성영역을 구비한 반도체 기판(100)의 상기 게이트 형성 영역 및 비트라인 콘택 영역을 포함한 활성영역 상에 실리콘 에피층(104)이 형성된다.
또한, 상기 실리콘 에피층(104) 상에는 상기 실리콘 에피층(104) 상면의 일부 및 상기 실리콘 에피층(104)의 양 측벽을 감싸면서 상기 실리콘 에피층(104)과 반도체 기판(100) 간에 단차지는 형상으로 게이트 절연막(106), 게이트 도전막 및 하드마스크막의 적층 구조로 이루어진 게이트(108)가 형성되며, 상기 게이트(108) 양 측벽에는 게이트 스페이서(110)가 형성된다.
이때, 상기 실리콘 에피층(104)은 50∼2000Å의 두께로 형성되도록 하며, 또한, 상기 실리콘 에피층(104) 내에는 보론 및 BF2의 불순물을 사용되어 1×1011∼1×1014 이온/cm2 의 도우즈로 불순물이 도핑되어 형성되는 것이 바람직하다.
아울러, 상기 활성영역의 스토리지 노트 콘택 영역 내에는 제1접합영역(116)이 형성되고, 상기 활성영역의 비트라인 콘택 영역 상부의 실리콘 에피층(104) 내에는 제2접합영역(122)이 형성된다.
이때, 상기 제1 및 제2접합영역은 내부에 LDD(Light Doped Drain) 영역(도시안됨)이 더 포함되어 형성된다.
구체적으로, 도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 게이트 형성 영역과 비트라인 콘택 영역 및 스토리지 노드 콘택 영역을 포함하는 활성영역을 갖는 반도체 기판(200) 상에 상기 활성영역을 한정하는 소자분리(202)을 형성한다.
이어서, 상기 소자분리막(202)에 의해 구획된 활성영역의 게이트 형성 영역 및 비트라인 콘택 영역을 갖는 반도체 기판(200) 상에 산화막(218)을 형성한다.
그리고, 상기 산화막(218) 상에 상기 활성영역의 게이트 형성 영역 및 비트라인 콘택 영역이 노출되도록 마스크패턴(220)을 형성한다.
도 2b를 참조하면, 상기 산화막(218) 상에 형성한 마스크패턴(220)을 식각마 스크로 이용하여 상기 활성영역의 게이트 형성 영역 및 비트라인 콘택 영역을 노출시킨다음, 상기 마스크패턴(220)을 제거한다. 그리고, 상기 노출된 게이트 형성 영역 및 비트라인 콘택 영역 상에 실리콘 에피층(204)을 형성한다.
이때, 상기 실리콘 에피층(204)은 50∼2000Å의 두께로 형성하도록 한다.
이어서, 상기 게이트 형성 영역 상에 형성된 실리콘 에피층(204)을 포함한 반도체 기판(200) 내부에 보론 및 BF2의 불순물을 사용하여 1×1011∼1×1014이온/cm2 정도의 도우즈로 불순물을 도핑한다.
이 경우, 반도체 기판(200) 상에 산화막(218)이 잔류한 상태로 불순물을 주입함으로써, 스토리지 노드 형성 영역의 셀 채널 농도를 최소화시킬 수 있는 할로 이온 주입 공정을 수행한 것과 같은 효과를 얻을 수 있다.
한편, 상기와 같이 실리콘 에피층을 형성하고 불순물을 주입하는 본 발명의 실시예에서의 방법과 달리, 불순물이 주입된 실리콘을 성장시켜 실리콘 에피층을 형성하여 본 발명을 적용할 수도 있다.
이렇게 하면, 불순물이 주입된 실리콘을 성장시킴으로써, 불순물 주입 공정을 단축시킬 수 있다.
계속해서, 도 2c를 참조하면, 상기 불순물이 주입된 반도체 기판(200) 상에 잔류한 산화막(218)을 제거하고, 상기 실리콘 에피층(204)을 포함한 반도체 기판(200) 전면 상에 산화막과 같은 물질로 이루어진 게이트 절연막(206)을 형성한다.
도 2d를 참조하면, 상기 게이트 절연막(206) 상에 게이트 도전막(도시안됨) 및 하드마스크막을 차례로 형성하고, 상기 하드마스크막, 게이트 도전막 및 게이트 절연막을 식각하여 게이트 절연막, 게이트 도전막 및 하드마스크막의 적층 구조로 이루어진 게이트(208)를 형성한다.
그런다음, 상기 활성영역의 스토리지 노드 콘택 영역 및 상기 활성영역의 비트라인 콘택 영역 상부의 실리콘 에피층 내에 LDD 영역(도시안됨)을 형성하고, 상기 게이트 양 측벽에 게이트 스페이서(210)를 형성한다.
도 2e를 참조하면, 상기 LDD 영역(도시안됨)이 형성된 상기 활성영역의 스토리지 노드 콘택 영역 및 활성영역의 비트라인 콘택 영역 상부의 실리콘 에피층 내에 각각 제1 및 제2접합영역(216, 222)을 형성하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.
이 경우, 본 발명은 트랜지스터의 특성을 향상시키고자 실리콘 기판을 리세스하여 형성하는 종래의 반도체 소자의 트랜지스터 형성방법과 달리, 반도체 기판의 게이트와 비트라인 콘택이 형성될 활성영역 상에 실리콘 에피층을 성장시켜 트랜지스터를 형성함으로써, 그에 따른 공정 난이도의 감소로 인한 미세화된 반도체 소자의 패터닝을 효율적으로 수행할 수 있다.
따라서, 최소 리세스 선폭 구현 문제, 리세스 된 실리콘 기판 하부의 곡률반경 확보 문제, 소자 마진 확보를 위한 리세스 깊이 증가 문제 및 실리콘 서브 채널 발생과 같은 문제들의 발생을 최소화할 수 있다.
또한, 상기와 같이 활성영역 상에 돌출되게 형성된 실리콘 에피층에 의해 소 스 영역 및 드레인 영역 간의 단차를 유발함으로써, 종래의 플래너 타입형 반도체 소자의 트랜지스터에 비해 채널의 유효 길이가 늘어나므로, 단채널효과(Short Channel Effect)를 억제시킬 수 있다.
게다가, 적은 이온주입 도우즈로도 소망하는 문턱전압을 확보할 수 있어, 그에 따라 접합 누설전류가 감소됨에 따른 리프레쉬 특성을 향상시킬 수 있다.
그 결과, 반도체 소자의 트랜지스터 전체 특성을 향상시켜 동작전류를 최대화시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이 본 발명은, 반도체 기판의 게이트와 비트라인 콘택이 형성될 활성영역 상에 실리콘 에피층을 성장시켜 트랜지스터를 형성함으로써, 그에 따른 공정 난이도의 감소로 인한 미세화된 반도체 소자의 패터닝을 효율적으로 수행할 수 있다.
따라서, 본 발명은 최소 리세스 선폭 구현 문제, 리세스 된 실리콘 기판 하부의 곡률반경 확보 문제, 소자 마진 확보를 위한 리세스 깊이 증가 문제 및 실리콘 서브 채널 발생과 같은 문제들의 발생을 최소화할 수 있다.
또한, 본 발명은 상기와 같이 활성영역 상에 돌출되게 형성된 실리콘 에피층 에 의해 소스 영역 및 드레인 영역 간의 단차를 유발하여 채널의 유효 길이를 증가시킴으로써, 그에 따른 단채널효과(Short Channel Effect)를 억제시킬 수 있다.
게다가, 본 발명은 적은 이온주입 도우즈(dose)로도 소망하는 문턱전압을 확보할 수 있어, 그에 따라 접합 누설전류가 감소됨에 따른 리프레쉬(refresh) 특성을 향상시킬 수 있다.
그 결과, 본 발명은 반도체 소자의 트랜지스터 전체 특성을 향상시켜 동작전류를 최대화시킬 수 있다.

Claims (9)

  1. 게이트 형성 영역과 비트라인 콘택 영역 및 스토리지 노드 콘택 영역을 포함하는 활성영역을 갖는 반도체 기판;
    상기 반도체 기판 내에 상기 활성영역을 한정하도록 형성된 소자분리막;
    상기 활성영역의 게이트 형성 영역 및 비트라인 콘택 영역 상에 형성된 실리콘 에피층;
    상기 게이트 형성 영역 상에 형성된 실리콘 에피층 부분 및 이에 인접한 실리콘 에피층의 측면 상에 형성된 단차진 게이트;
    상기 활성영역의 스토리지 노드 콘택 영역 내에 형성된 제1접합영역; 및
    상기 활성영역의 비트라인 콘택 영역 상의 실리콘 에피층 상측에 형성된 제2접합영역;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 실리콘 에피층은 50∼2000Å의 두께로 형성된 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 게이트가 형성된 실리콘 에피층은 B 또는 BF2가 1×1011∼1×1014 이온/㎠의 도우즈로 도핑된 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 게이트의 양측벽에 형성된 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 접합영역은 LDD 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 게이트 형성 영역과 비트라인 콘택 영역 및 스토리지 노드 콘택 영역을 포함하는 활성영역을 갖는 반도체 기판 내에 상기 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 반도체 기판 상에 활성영역의 게이트 형성 영역 및 비트라인 콘택 영역을 노출시키도록 절연막 패턴을 형성하는 단계;
    상기 노출된 활성영역의 게이트 형성 영역 및 비트라인 콘택 영역 상에 실리콘 에피층을 성장시키는 단계;
    상기 실리콘 에피층 내에 불순물을 도핑하는 단계;
    상기 절연막 패턴을 제거하는 단계;
    상기 활성영역의 게이트 영역 상에 형성된 실리콘 에피층 부분 및 이에 인접한 실리콘 에피층은 측면 상에 단차진 게이트를 형성하는 단계; 및
    상기 활성영역의 스토리지 노드 콘택 영역 내에 제1접합영역을 형성함과 아울러 상기 활성영역은 비트라인 콘택 영역 상부의 실리콘 에피층 내에 제2접합영역을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 실리콘 에피층은 50∼2000Å 두께로 성장시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 실리콘 에피층내에 불순물을 도핑하는 단계는,
    B 또는 BF2가 1×1011∼1×1014 이온/㎠의 도우즈로 도핑하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 6 항에 있어서,
    상기 게이트를 형성하는 단계 후, 그리고, 상기 제1 및 제2 접합영역을 형성 하는 단계 전,
    상기 활성영역의 스토리지 노드 콘택 영역 및 상기 활성영역의 비트라인 콘택 영역 상부의 실리콘 에피층 내에 LDD 영역을 형성하는 단계; 및
    상기 게이트의 양측벽에 스페이서를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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KR20060011080A (ko) * 2004-07-29 2006-02-03 주식회사 하이닉스반도체 반도체 소자의 랜딩 플러그 형성방법
KR20060023340A (ko) * 2004-09-09 2006-03-14 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 형성방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060011080A (ko) * 2004-07-29 2006-02-03 주식회사 하이닉스반도체 반도체 소자의 랜딩 플러그 형성방법
KR20060023340A (ko) * 2004-09-09 2006-03-14 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 형성방법

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