KR20060011080A - 반도체 소자의 랜딩 플러그 형성방법 - Google Patents

반도체 소자의 랜딩 플러그 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 랜딩 플러그 형성 방법에 관한 것으로, STAR-셀 구조(STep gated AsymmetRy Cell Scheme)로 형성된 트랜지스터의 게이트 측벽에 질화막 스페이서를 이중구조로 형성하고 랜딩 플러그 콘택 식각 시 과식각 공정을 수행함으로써, 콘택의 하부 면적을 넓히고 저항의 증가를 방지할 수 있는 효과가 있다.

Description

반도체 소자의 랜딩 플러그 형성방법{METHOD FOR FORMING LANDING PLUG OF SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 STAR-셀 구조를 갖는 트랜지스터를 도시한 단면도.
도 2는 상기 종래 기술에 따른 STAR-셀 구조를 갖는 트랜지스터를 구비한 반도체 기판에 랜딩 플러그를 형성한 단면도.
도 3a 내지 도 3e 는 본 발명에 따른 반도체 소자의 랜딩 플러그 형성방법을 도시한 단면도들.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 100 : 반도체 기판 20, 120 : 소자분리막
30, 130 : 활성영역 40, 140 : 게이트 패턴
50, 150 : B 불순물 주입 영역 60, 160 : 제 1 스페이서
70, 180 : 랜딩 플러그 80 : 불량 플러그
170 : 제 2 스페이서 42, 142 : 게이트 산화막
44, 144 : 게이트 폴리실리콘층 46, 146 : 금속층
48, 148 : 하드마스크층 190 : 리세스된 영역
155 : 스페이서용 질화막 165 : 층간절연막
본 발명은 반도체 소자의 랜딩 플러그 형성 방법에 관한 것으로, 특히 게이트의 채널 길이 증가를 위해 STAR-셀 구조(STep gated AsymmetRy Cell Scheme)로 형성되어진 트랜지스터에 랜딩 플러그를 형성하는 기술에 관한 것이다.
반도체소자가 고집적화됨에 따라 일반적인 적층 구조의 게이트는 숏채널 효과(Short Channel Effect)와 같은 문제점을 유발시키게 되었다.
이를 극복하기 위하여 STAR-셀 구조를 갖는 트랜지스터를 형성하였다. STAR-셀 구조의 트랜지스터는 게이트 채널 영역에 단차를 형성하여 채널 길이를 증가시킴으로써 숏채널효과를 극복할 수 있도록 한 것이다.
도 1은 종래 기술에 따른 반도체 소자의 STAR-셀 구조를 갖는 트랜지스터를 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(10)에 트렌치형 소자분리막(20)을 형성한다. 이때, 트렌치형 소자분리막(20)은 반도체 기판(10) 상에 패드 절연막(미도시)을 형성하고 소자분리 마스크를 이용하여 상기 패드 절연막 및 소정 두께의 반도체 기판을 식각한 다음, 이를 매립하는 산화막을 형성하고 상기 패드 절연막을 제거함으로써 형성한 것이다.
다음에는, 활성영역(30)에 형성되는 게이트의 하부 구조가 STAR-셀 구조로 형성되도록 할 수 있는 별도의 노광 마스크를 이용하여 상기 소정 부분의 반도체 기판(10) 및 소자분리막(20)을 식각한다.
그 다음에는, 전체 표면 상부에 게이트 산화막(42), 게이트 폴리실리콘층(44), 도전층(46) 및 하드마스크층(48)의 적층구조를 갖는 게이트 패턴(40)을 형성한다.
그리고, 상기 게이트 패턴(40)을 마스크로 하여 상기 반도체 기판에 불순물을 이온주입하여 소오스/드레인 접합영역(미도시)을 형성한다.
또한, C-할로 임플란트 공정을 실시하여 비트라인 콘택으로 예정된 소스 영역에 붕소(B) 불순물 주입 영역(50)을 형성하여 트랜지스터의 문턱전압 저하(drop) 없이 셀 전류량을 확보할 수 있도록 하는 공정을 더 실시한다.
상술한 바와 같이, STAR-셀 구조를 갖는 트랜지스터는 게이트 채널 영역에 단차를 형성하여 채널 길이를 증가시킴으로써 숏채널효과를 극복할 수 있도록 하였다. 그러나, 반도체 소자의 크기는 줄어 드는데 반해 게이트의 높이는 그대로 이거나 더 높아져 게이트 사이의 스토리지 노드 콘택 예정 영역이 상대적으로 더 깊어져 불순물 이온 주입이 정상적으로 수행되지 못하는 문제가 발생할 수 있다. 그리고, 후속의 비트라인 콘택 및 스토리지 노드 콘택(Storage Node Contact)의 랜딩 플러그 형성 시 콘택의 저항이 증가하는 문제가 있다.
도 2는 상기 종래 기술에 따른 STAR-셀 구조를 갖는 트랜지스터를 구비한 반도체 기판에 랜딩 플러그를 형성한 단면도이다.
도 2를 참조하면, 게이트 패턴(40)을 포함한 전체 표면 상부에 질화막 스페이서(60)를 형성한다.
그 다음, 전체 표면 상부에 하부절연층을 형성하고 비트라인 콘택 마스크 및 스토리지 노드 콘택 마스크를 이용하여 반도체 기판(10)의 활성영역을 노출시키는 랜딩 플러그 콘택홀을 형성한다. 이때, 비트라인 콘택 예정영역이 스토리지 노드 콘택 예정영역 보다 돌출되어 이루고 있기 때문에, 콘택 식각공정시 상기 비트라인 콘택 예정영역의 저부를 기준으로 콘택을 식각하는 경우는 저장전극 콘택 예정영역의 저부 크기가 예정보다 작게 형성되거나 오픈되지 않아서 불량 플러그(80)가 형성된다. 또한, 상기 저장전극 콘택 예정영역의 깊이를 기준으로 식각하는 경우는 비트라인 콘택 예정영역 저부의 반도체 기판(10)이 손상되는 경우가 유발된다.
이상에 설명한 바와 같이 종래기술에 따른 반도체 소자의 랜딩 플러그 형성 방법은, STAR-셀 구조를 갖는 트랜지스터 게이트 구조의 단차로 인하여 콘택 식각공정시 콘택 저항이 증가되거나 반도체기판이 손상되는 경우가 유발되어 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 질화막 스페이서를 이중구조로 형성하고 랜딩 플러그 콘택 식각 시 과식각 공정을 수행함으로써, 콘택의 하부 면적을 넓히고 저항의 증가를 방지할 수 있도록 하는 반도체 소자의 랜딩 플러그 형성 방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 랜딩 플러그 형 성 방법은,
반도체 기판 상에 STAR-셀 구조(STep gated AsymmetRy Cell Scheme)의 활성 영역 및 게이트 패턴을 형성하는 단계와,
상기 게이트 패턴의 측벽에 제 1 스페이서를 형성하는 단계와,
상기 반도체 기판 전면에 층간절연막을 형성한 후, 랜딩 플러그 콘택홀을 형성하는 단계와,
상기 랜딩 플러그 콘택홀의 측벽에 제 2 스페이서를 형성하되, 과식각하여 상기 제 2 스페이서에 의해 노출된 랜딩 플러그 콘택홀 하부의 반도체 기판 표면을 리세스 하는 단계 및
상기 랜딩 플러그 콘택홀을 매립하는 랜딩 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3e 는 본 발명에 따른 반도체 소자의 랜딩 플러그 형성방법을 도시한 단면도들이다.
도 3a를 참조하면, 반도체 기판(100) 상에 STAR-셀 구조의 활성 영역 및 게이트 패턴(140)을 형성한다. 이때, 반도체 기판 상에 패드절연막(미도시)을 형성하고 소자분리 마스크를 이용하여 패드절연막 및 소정 두께의 반도체 기판(100)을 식각한 다음, 이를 매립하는 산화막을 형성하고 상기 패드절연막을 제거함으로써 트렌치형 소자분리막(120)을 형성하고 활성 영역(130)을 정의한다.
다음에는, STAR-셀 구조의 게이트를 형성할 수 있는 노광마스크를 이용하여 반도체 기판(100)의 스토리지 노드 콘택으로 예정된 영역 주변을 소정깊이 식각하여 트렌치를 형성한다.
그 다음에는 반도체 기판(100) 상의 STAR-셀 구조에 게이트 산화막(142), 게이트 폴리실리콘층(144), 도전층(146) 및 하드마스크층(148)을 형성하고 이를 패터닝하여 게이트 패턴(140)을 형성한다.
그 다음, 게이트 패턴(140)을 마스크로 반도체 기판(100)에 저농도의 인(P) 불순물을 이온주입하여 소오스/드레인 접합영역(미도시)을 형성한다. 또한, 전체 표면 상부에 C-할로 감광막패턴을 형성하고 비트라인 콘택 영역인 소오스 영역에 붕소(B) 불순물 이온 주입 영역(150)을 형성하는 C-할로 임플란트 공정을 실시한다.
참고로, C-할로 임플란트 공정은 셀 트랜지스터의 문턱전압 저하(drop)없이 셀 전류량을 확보하기 위하여 실시하는 것이다.
도 3b를 참조하면, 게이트 패턴(140)을 포함한 반도체 기판(100) 전체 표면 상부에 스페이서용 질화막(155)을 형성한다.
도 3c를 참조하면, 게이트 패턴(140)의 측벽에 제 1 스페이서(160)를 형성한다. 이때, 스페이서용 질화막(155)을 식각하는 공정은 비등방성 식각방법을 이용하는 것이 바람직하다.
도 3d를 참조하면, 반도체 기판(100) 전면에 층간절연막(165)을 형성한 후, 랜딩 플러그 콘택홀을 형성한다. 그 다음에, 게이트를 포함한 반도체 기판(100) 전체 표면 상부에 스페이서용 질화막(미도시)을 소정 두께 증착 한다.
도 3e를 참조하면, 스페이서용 질화막(미도시)을 SAC 방법으로 식각하여 랜딩 플러그 콘택홀을 정의하는 제 2 스페이서(170)를 형성하되, 과식각하여 제 2 스페이서(170)에 의해 노출된 랜딩 플러그 콘택홀 하부의 반도체 기판 표면을 리세스 한다.
다음에는, 랜딩 플러그 콘택홀을 매립하여 랜딩 플러그 콘택(180)을 형성한다. 이때, 플러그 콘택(180) 하부의 리세스된 영역(190)에 의해 콘택 깊이가 깊은 스토리지 노드 콘택홀의 저부와 비트라인 콘택홀의 오픈 면적이 넓게 확보된다. 따라서, 콘택의 하부 면적을 넓어져 저항의 감소를 방지할 수 있다.
도 3e에서는 비트라인 콘택 예정 영역의 랜딩 플러그 콘택(180)이 접하도록 형성되는 B 불순물 이온 주입 영역은 생략되어 도시되어 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 랜딩 플러그 형성방법은, STAR-셀 구조(STep gated AsymmetRy Cell Scheme)로 형성된 트랜지스터의 게이트 측벽에 질화막 스페이서를 이중구조로 형성하고 랜딩 플러그 콘택 식각 시 과식각 공정을 수행함으로써, 콘택의 하부 면적을 넓히고 저항의 증가를 방지할 수 있는 효과가 있다.

Claims (1)

  1. 반도체 기판 상에 STAR-셀 구조(STep gated AsymmetRy Cell Scheme)의 활성 영역 및 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴의 측벽에 제 1 스페이서를 형성하는 단계;
    상기 반도체 기판 전면에 층간절연막을 형성한 후, 랜딩 플러그 콘택홀을 형성하는 단계;
    상기 랜딩 플러그 콘택홀의 측벽에 제 2 스페이서를 형성하되, 과식각하여 상기 제 2 스페이서에 의해 노출된 랜딩 플러그 콘택홀 하부의 반도체 기판 표면을 리세스 하는 단계; 및
    상기 랜딩 플러그 콘택홀을 매립하는 랜딩 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성 방법.
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