KR20060000552A - 리세스 채널 트랜지스터를 갖는 반도체 장치의 제조 방법 - Google Patents

리세스 채널 트랜지스터를 갖는 반도체 장치의 제조 방법 Download PDF

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Abstract

리세스 채널 트랜지스터를 갖는 반도체 장치의 제조 방법에 관한 것으로서 반도체 기판에 소오스/드레인을 형성을 위한 불순물을 주입한다. 상기 반도체 기판 표면 아래로 게이트가 연장되는 리세스 채널 게이트 구조물을 형성한 후 그 측벽에 스페이서를 형성한다. 상기 스페이서가 형성된 리세스 채널 게이트 구조물을 매립하는 절연막을 형성한 후 절연막과 스페이서를 상기 반도체 기판의 표면이 노출될 때까지 식각하여, 기판의 표면 및 상기 게이트 구조물의 측벽을 노출시키는 콘택홀을 형성한다. 상기 콘택홀 내벽에 라이너막 패턴을 형성한 후 도전 물질을 매립하여 콘택 플러그를 형성한다. 따라서, 상술한 방법으로 형성된 반도체 장치는 상기 반도체 기판과 콘택 플러그의 콘택되는 면적이 증가하여 콘택 저항을 감소시킬 수 있다.

Description

리세스 채널 트랜지스터를 갖는 반도체 장치의 제조 방법{method for manufacturing semiconductor device having recess channel transistor}
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 리세스 트랜지스터를 형성하는 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 100a : 필드 영역
102 : 제1 포토레지스트 패턴 106 : 소오스/드레인
110 : 게이트 트랜치 114 : 게이트 산화막
140 : 도전막 150 : 하드 마스트막
160 : 리세스 채널 게이트 구조물 162 : 스페이서
164 : 층간 절연막 166 : 식각마스크
170 : 콘택홀 172 : 라이너 패턴
180 : 콘택플러그
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로서, 보다 상세하게 는 리세스 채널 트랜지스터를 포함하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, MOS 트랜지스터의 게이트 전극의 게이트 길이는 매우 감소되고 있으며, 상기 이웃하는 게이트 전극들 간의 간격도 매우 감소되고 있다.
전통적인 플레너(planar)형 게이트를 갖는 트랜지스터는 게이트 길이가 감소되면 트랜지스터의 채널 길이 역시 줄어든다. 상기 트랜지스터의 채널 길이가 작아지면, 채널 영역에서의 전계나 전위에 미치는 소오스 및 드레인의 영향이 현저해져, 정션의 누설전류 증가 및 소오스/드레인의 펀치 쓰루우 발생 등의 문제가 더욱 심화된다. 또한, 액티브 영역의 축소에 따라 채널의 폭도 감소하게 되어 문턱 전압(threshold voltage)이 증가하는 협 채널 효과(narrow width effect)가 나타난다.
또한, 상기 트랜지스터의 소오스/드레인과 전기적으로 연결되는 콘택 사이즈가 매우 협소해져, 상기 소오스/드레인 콘택 저항이 매우 커지거나 콘택 낫오픈 불량이 발생하기 쉽다. 더구나, 최근에는 상기 소오스/드레인과 연결되는 콘택을 형성하기 위해 셀프 얼라인 방식으로 콘택홀을 형성하므로, 게이트 측면에 스페이서를 구비하고 있어 상기 소오스/드레인과 접속되는 콘택 계면 사이즈는 더욱 감소된다.
상기 콘택 저항을 감소시키기 위한 방법의 일 예로, 소오스/드레인 노드를 식각한 후 비등방성으로 기판을 식각하여 언더컷 영역을 형성하는 방법이 대한민국 특허 출원 2000-37231호에 개시되어 있다. 그러나, 상기 개시된 문헌은 플레너 게 이트 구조에 한정된 것이다. 상기 플레너 게이트 구조를 채용하는 경우 쇼트 채널 효과 및 벌크 누설 전류 등의 문제로 인해 소오스/드레인의 정션 깊이가 매우 제한된다. 특히, 최근 반도체 장치는 소오스/드레인의 정션이 300Å이하로 매우 얇아지고 있는 추세이다. 상기와 같이, 매우 얇은 정션 깊이를 갖는 소오스/드레인이 형성되는 경우, 상기 언더컷 영역의 하부가 소오스/드레인 하부 이하까지 침투할 가능성이 매우 높다.
또한, 후속의 소오스/드레인과 접속하는 콘택을 형성할 시에, 콘택홀 내에 채워지는 고농도 도핑 폴리실리콘의 불순물이 채널 영역쪽으로 확산하게 되어 반도체 장치에 불량을 유발시킨다. 따라서, 상기 공정을 실재로 적용하는 것은 용이하지 않다.
따라서, 본 발명의 목적은 콘택 저항 감소되고, 단 채널 효과를 갖는 트랜지스터를 포함하는 반도체 장치의 제조 방법을 제공하는데 있다.
상기한 본 발명의 목적을 달성하기 위한 일 실시예에 따른 반도체 장치의 제조 방법에 있어서, 먼저 반도체 기판에 소오스/드레인 및 채널을 형성을 위한 불순물을 주입한다. 이어서, 상기 반도체 기판 표면 아래로 게이트가 연장되는 리세스 채널 게이트 구조물을 형성한 후 상기 리세스 채널 게이트 구조물의 측벽에 스페이서를 형성한다. 이어서, 상기 스페이서가 형성된 리세스 채널 게이트 구조물을 매립하는 절연막을 형성한다. 이어서, 식각마스크에 노출되는 상기 절연막과 스페이 서를 상기 반도체 기판의 표면이 노출될 때까지 식각하여, 상기 불순물이 주입된 기판의 표면과 상기 게이트 구조물의 측벽을 노출시키는 콘택홀을 형성한다. 이어서, 상기 콘택홀 내벽에 라이너막 패턴을 형성한 후 상기 라이너막 패턴이 형성된 콘택홀 내부에 도전 물질을 매립하여 기판과 전기적으로 연결되는 콘택플러그를 형성함으로서 반도체 장치를 완성한다.
상기와 같이, 리세스 채널 게이트를 구비함으로서 쇼트 채널 효과를 최소화할 수 있다. 또한, 게이트 스페이서를 제거함으로서 형성된 콘택홀로 인해 소오스/드레인과 접속하는 영역이 확장된 콘택플러그를 형성할 수 있어 콘택 저항을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 리세스 트랜지스터를 형성하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(100)의 상부에 통상적인 트랜치 소자 분리 공정을 수행하여 액티브 영역 및 필드 영역(100a)을 정의한다.
상기 기판(100) 상에 버퍼 산화막을 100Å 정도의 얇은 두께로 형성한다. 이어서, 채널 형성을 위한 불순물 이온 주입 공정을 수행하고, 후속에 형성될 트랜치 깊이를 고려하여 소오스/드레인을 형성하기 위한 불순물(105)을 주입한다.
도 2를 참조하면, 상기 기판(100)에서 리세스 게이트가 형성 영역을 정의하기 위한 제1 포토레지스트 패턴(102)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴(102)을 마스크로 하여 노출되는 기판(100)을 선택적으로 식각하므로서, 게이트 트랜치(109)를 형성한다. 상기 게이트 트랜치(109)는 상기 액티브 영역에 한정되어 형성된다. 상기 게이트 트랜치(109)가 형성됨에 따라, 소오스/드레인 영역(106)이 상기 게이트 트랜치의 양측에 정의된다.
이어서, 도면에 도시하지 않았지만, 상기 제1 포토레지스트 패턴을 에싱 스트립 공정을 수행한다.
도 3을 참조하면, 상기 게이트 트랜치(110)의 측면, 저면 및 기판(100) 상부면에 게이트 산화막(114)을 형성한다. 상기 게이트 산화막(114)은 실리콘 기판을 산화시켜 형성하는 것이 바람직하다. 이 때문에, 필드 영역(100a) 상에는 상기 게이트 산화막이 형성되지 않는다.
이어서, 상기 게이트 산화막(114)이 형성되어 있는 상기 게이트 트랜치(110) 내부를 매립하면서 상기 기판(100)표면 상에 소정의 두께를 갖는 도전막(140)을 형성한다. 상기 도전막(140)은 폴리실리콘막(125) 상에 금속막 또는 금속 실리사이드막(135)이 적층된막으로 이루어지는 다층막을 포함한다.
바람직하게는, 도시된 바와 같이, 상기 게이트 트랜치(110)를 매립하면서 상기 기판(100) 상에 일정 두께만큼 폴리실리콘막(125)을 증착하고 상기 폴리실리콘막(125) 상에 금속 실리사이드막(135)을 형성한다. 이는, 상기 폴리실리콘막(125)의 경우 스텝 커버리지 특성이 매우 우수한 장점이 있으며, 상기 폴리실리콘막(125) 상에 금속 실리사이드막(135)을 형성함으로서 게이트 저항을 감소시킬 수 있기 때문이다.
이어서, 상기 도전막(140) 상에 실리콘 질화물로서 하드 마스크막(150)을 형성한다.
도 4를 참조하면, 상기 하드 마스크막(150) 상에, 게이트 전극을 패터닝하기 위한 제2 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 제2 포토레지스트 패턴은 상기 게이트 트랜치(110)가 형성되어 있는 부위를 마스킹하는 라인 형태(line type)를 갖는다. 그리고, 상기 제2 포토레지스트 패턴의 선폭은 상기 게이트 트랜치(110)의 선폭과 동일하거나 더 크게 형성한다.
이어서, 상기 제2 포토레지스트 패턴을 식각 마스크로 하여 상기 하드 마스크막(150)을 식각함으로서 하드 마스크 패턴(150a)을 형성한다. 이어서, 상기 제2 포토레지스트 패턴을 제거한다. 이후, 상기 하드 마스크 패턴(150a)을 식각 마스크로 하여 상기 도전막(140)을 상기 기판(100) 표면이 노출되도록 식각하여 폴리실리콘 패턴(125a) 및 금속 실리사이드 패턴(135a)으로 이루어지는 도전막 패턴(140a)을 형성한다.
상기 공정에 의해, 상기 게이트 트랜치(110) 내부를 매립하면서, 상기 트랜치 저면에 대해 수직 방향으로 연장되고, 상기 기판 표면으로부터 돌출되는 라인 형상의 리세스 채널 게이트 구조물(160)이 형성된다.
도 5를 참조하면, 상기 리세스 채널 게이트 구조물(160)을 형성시 발생된 기판의 데미지를 큐어링하기 위한 열산화공정을 수행한 후 상기 리세스 채널 게이트 구조물(160)이 형성된 기판(100)상에 실리콘 질화막을 연속적으로 형성한다. 그리고, 상기 실리콘 질화막을 이방성으로 식각하여 상기 리세스 채널 게이트 구조물(160) 측면에 존재하는 스페이서(162)를 형성한다.
본 발명의 일 실시예에 따른 리세스 채널 트랜지스터가 채용되는 반도체 장치는 일반적으로 70㎚이하의 디자인룰을 갖는 공정으로 제조된다. 이 경우, 상기 게이트 구조물 사이의 노출된 기판 사이 간격은 350Å이하로 매우 협소하다.
도 6을 참조하면, 상기 리세스 채널 게이트 구조물(160)을 덮는 층간절연막(164)을 형성한다. 상기 층간절연막(164)은 상기 스페이서(162)가 형성된 게이트 구조물(160) 간의 좁은 갭 사이를 보이드 없이 매몰할 수 있는 실리콘 산화막으로 형성한다.
이후, 상기 층간절연막(164) 상에 식각 마스크인 제3포토레지스트 패턴(166)을 형성한다. 상기 제3 포토레지스트 패턴(166)의 형성을 구체적으로 설명하면, 먼저, 상기 층간절연막(164) 상에 포토레지스트를 도포하여 포토레지스트막을 형성한다. 이후 소정의 노광 및 현상공정을 수행하여 상기 리세스 채널 게이트 구조물(160)과 얼라인 되는 제3포토레지스트 패턴(166)을 형성한다. 상기 제3 포토레지스트 패턴(166)은 상기 리세스 채널 게이트 구조물(160)의 상면의 선폭과 동일한 선폭을 갖는다.
도 7을 참조하면, 상기 제3 포토레지스트 패턴(도시하지 않음)에 노출된 층간절연막(164) 및 게이트 스페이서(162)를 상기 반도체 기판의 표면이 노출될 때까지 순차적으로 식각하여 상기 기판의 표면과 리세스 채널 게이트 구조물(160)의 측벽을 노출시키는 콘택홀(170)을 형성한다.
상기 콘택홀(170)의 형성으로 상기 게이트 스페이서(162)는 제거되고, 이후 형성되는 콘택플러와 면접하는 기판의 콘택 면적은 증가된다. 또한, 상기 층간 절연막(164)은 층간절연막 패턴(164a)으로 형성된다. 이어서, 에싱 스트립 공정을 수행하여 상기 제3 포토레지스트 패턴을 제거한다.
이후, 상기 콘택홀을 포함하는 층간절연막 패턴(164a)의 저면 및 내벽에 라이너막을 연속적으로 형성한 후 이를 건식 식각하여 상기 콘택홀의 내벽에만 존재하는 라이너 패턴(172)을 형성한다. 상기 라이너막 패턴(172)은 이후 형성되는 콘택 플러그가 상기 리세스 채널 게이트 구조물(160)과 쇼트 되는 것을 방지하고, 기판과 콘택 플러그 사이의 콘택 저항을 감소시키는 역할을 한다. 상기 라이너막은 중온 산화막을 포함한다.
도 8을 참조하면, 라이너막 패턴(172)이 형성된 콘택홀(170) 내에 도전물질을 매몰한 후 상기 도전 물질을 평탄화하여 콘택 플러그(180)를 형성한다. 상기 도전 물질은 상기 콘택홀 내에 보이드가 발생하기 않도록 스텝 커버리지 특성이 우수한 물질 및 공정으로 증착한다. 상기 도전 물질은 폴리실리콘을 포함한다.
상기 공정에 의해, 상기 콘택플러그와 연결되는 반도체 기판의 콘택 면적이 증가된다. 이로 인해 상기 콘택의 저항이 증가 및 반도체 기판의 소오스/드레인이 낫 오픈되는 문제점을 최소화할 수 있다.
상술한 바와 같이 본 발명에 의하면, 트랜지스터의 게이트 전극을 리세스 채널을 가지도록 형성함으로서 쇼트 채널 효과를 최소화할 수 있다. 또한, 트랜지스터의 문턱 전압 상향 및 누설 전류 감소 등의 효과를 기대할 수 있다. 그리고, 트 랜지스터의 소오스/드레인과 접속하는 콘택의 계면이 확장됨으로 인해 상기 콘택 저항이 현저히 감소되는 효과가 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (4)

  1. 반도체 기판에 소오스/드레인 및 채널을 형성을 위한 불순물을 주입하는 단계;
    상기 반도체 기판 표면 아래로 게이트가 연장되는 리세스 채널 게이트 구조물을 형성하는 단계;
    상기 리세스 채널 게이트 구조물의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 리세스 채널 게이트 구조물을 덮는 절연막을 형성하는 단계;
    식각마스크에 노출되는 상기 절연막과 스페이서를 상기 반도체 기판의 표면이 노출될 때까지 식각하여, 상기 기판의 표면과 게이트 구조물의 측벽을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 내벽에 라이너막 패턴을 형성하는 단계; 및
    상기 라이너막 패턴이 형성된 콘택홀 내부에 도전 물질을 매립하여 기판과 전기적으로 연결되는 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 리세스 채널 게이트 구조물은,
    기판 표면 아래로 트랜치를 형성하는 단계;
    상기 트랜치 내벽 및 저면에 게이트 산화막을 형성하는 단계;
    상기 트랜치 내부를 매립하면서 기판 표면상에 도전막을 형성하는 단계;
    상기 도전막 상에 하드 마스크막을 형성하는 단계; 및
    상기 하드 마스크막 및 도전막의 소정 부위를 식각하여, 트랜치 내부를 매립하면서, 상기 트랜치 저면에 대해 수직 방향으로 연장되어 상기 기판 표면으로부터 돌출되는 리세스 채널 게이트 전극을 형성하는 단계를 포함하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 식각 마스크는
    상기 절연막 상에 포토레지스트막을 형성하는 단계;
    상기 포토레지스트막을 선택적으로 노광 현상하여 상기 게이트 구조물의 선폭과 동일한 선폭을 갖는 식각 마스크를 형성하는 단계를 포함하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 라이너막 패턴은
    상기 콘택홀의 내면에 라이너막을 연속적으로 형성하는 단계;
    상기 기판의 표면에 형성된 라인너막을 건식 식각하여 상기 기판의 표면을 노출시키면서 상기 콘택홀 내면에 존재하는 라이너막 패턴을 형성하는 단계를 수행함으로서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100713942B1 (ko) * 2006-06-15 2007-05-07 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100828030B1 (ko) * 2006-10-25 2008-05-08 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그제조 방법
US8906763B2 (en) 2011-07-04 2014-12-09 Samsung Electronics Co., Ltd. Method of manufacturing a dynamic random access memory (DRAM) including forming contact pads of adjacent cells by laterally etching a contact opening of a cell therebetween

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