KR100714285B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 게이트 패턴의 하단에 게이트 패턴보다 작은 패턴을 패터닝 공정없이 형성시켜, 실질적으로 채널의 길이를 증가시킬 수 있는 안정적인 공정방법 및 그 공정으로 제조된 반도체 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 기판을 선택적으로 제거하여 게이트 패턴보다 폭이 더 작은 돌출부를 형성하는 단계; 및 상기 돌출부 상에 게이트 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다. 또한, 본 발명은 게이트 패턴보다 작은 폭을 가지는 돌출된 기판영역; 및상기 돌출된 기판영역에 접하여 배치된 게이트 패턴을 구비하며, 상기 돌출된 기판의 표면에 채널이 형성되는 반도체 장치를 제공한다.
반도체, 게이트 패턴, 오메가, 채널.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도1은 종래기술에 의한 반도체 메모리 장치의 제조방법에 관한 공정단면도.
도2a 내지 도2f는 개선된 종래기술에 의한 반도체 메모리 장치의 제조방법에 관한 공정단면도.
도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 단면도.
도4a 내지 도4g는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법에 관한 공정단면도.
도5는 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치의 제조방법에 관한 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 기판 31 : 소자분리막
32a : 오메가 게이트용 보조패턴 33 : 기판 리페스영역
34 : 채널이온주입 영역 35 : 게이트용 절연막
36 : 게이트용 폴리실리콘막 37 : 게이트용 금속막
38 : 게이트 측벽산화막 39 : 게이트용 하드마스크
42b : 스토리지 노드와 접속될 접합영역 42a : 비트라인과 접속될 접합영역
44b : 비트라인 콘택플러그 44a : 스토린지 노드 콘택플러그
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 게이트 패턴 및 그 제조방법에 관한 것이다.
반도체 장치가 고집적화되면서 모스트랜지스터의 디자인룰이 점점 더 작아짐에 따라 게이트 패턴이 점점 더 작아지고 있는 추세인데, 그로 인해 채널의 길이가 점점 더 작아져 여러 문제가 발생하고 있다.
이를 해결하는 하나의 방법으로 게이트 패턴의 이웃한 영역인, 소스/드레인 영역이 형성될 기판부분을 약간 리세스(Recess)시켜 인위적으로 채널의 길이를 증가시키는 방법이 제안되기도 하며, 모스트랜지스터의 게이트 패턴을 스탭형으로 제조하여 채널의 길이를 증가시켜 주는 방법이 제안되기도 하였다.
도1은 종래기술에 의한 반도체 메모리 장치의 제조방법에 관한 공정단면도이다.
도1을 참조하여 살펴보면, 종래시술에 의한 반도체 메모리 장치의 제조방법은 기판(10)에 소자분리막(11)을 형성하고, 게이트 절연막(15)를 형성하고, 그 상부에 게이트용 폴리실리콘막(16)/게이트용 금속막(17)을 적층한다음 게이트용 하드마스크(19)를 형성한다. 이어서 폴리실리콘막(16)의 측벽을 산화시켜 산화막(18)을 형성하는 산화공정을 진행한다.
이어서 게이트 패턴의 측벽절연막(23)을 형성하고, 이온주입 공정을 진행하여 각각 스토리지 노드와 비트라에 접합될 접합영역(22a,22b)을 형성한다.
여기서 게이트용 폴리실리콘막(16)상에 게이트용 금속막을 형성하는 이유는 게이트 패턴의 전도성을 높이기 위한 것이다. 또한, 게이트용 하드마스크(19)는 통상적으로 실리콘질화막을 이용하여 형성하는데, 실리콘질화막은 후속 공정에서 셀프얼라인 공정을 진행할 때에 게이트 패턴을 보호하기 위한 막이다.
또한 게이트 측벽절연막은 스토리지 노드 콘택플러그/비트라인 콘택플러그를 형성할 때에 게이트 패턴을 보호하기 위한 막이다.
또한, 게이트용 폴리실리콘막의 측벽을 산화시키는 공정은 게이트 패턴을 형성하기 위한 식각공정 이후 게이트 패턴에 생긴 마이크로 트랜치(micro trench) 및 플라즈마 데미지를 회복시켜 주며, 실리콘 기판에 남아 있는 잔류 전극 물질의 산화 및 게이트 패턴의 가장자리에 있는 게이트 절연막의 두께를 증가시켜 주기 위한 공정이다.
또한, 이 공정에서 게이트용 폴리실리콘의 가장자리 하단에 GBB(Gate bird's beak)가 형성된다. GBB를 형성하는 것은 소자의 신뢰성을 향상시키기 위한 것으로, 특히 게이트 패턴의 가장자리쪽에 있는 게이트 절연막은 그 두께 및 막의 특성에 따라 핫캐리어(hot carrier) 특성, 서브-문턱전압(sub-thershold) 특성(off-leakage, GIDL등), 펀치 스루(punch-through) 특성, 소자 동작 속도등에 무척 큰 영향을 미치게 된다.
도1과 같이 전통적으로 게이트 패턴을 형성하여 왔는데, 반도체 장치가 고집적화되면서 게이트 패턴의 폭도 점점 더 줄어들게 되는 데, 그로 인해 채널의 길이가 줄어들어 많은 문제점을 일으키고 있다.
이를 해결하기 위해 게이트 패턴의 하단을 일자형으로 형성하는 것이 아니고, 스텝으로 형성시켜 채널의 길이를 증가시켜 주는 아이디어 제안되었다.
도2a 내지 도2f는 개선된 종래기술에 의한 반도체 메모리 장치의 제조방법에 관한 공정단면도이다.
도2a를 참조하여 살펴보면, 개선된 종래기술에 의한 반도체 메모리 장치는 먼저 소자분리막(11)을 형성한다.
도2a에서 a는 소자분리막을 형성하기 위한 마스크이며, 우측의 도면에는 소자분리막의 단면도가 도시되어 있다.
이어서 도2b에 도시된 바와 같이, 소자분리막(11)이 형성된 기판(10)상에 스탭형 게이트 패턴을 형성하기 위한 마스크(12a,12b)를 통해, 게이트가 형성된 일부의 영역과 스토리지 노드와 비트라인이 각각 접합될 접합영역의 기판을 소정부분 제거하여 트랜치(13)를 형성한다.
이어서 도2c에 도시된 바와 같이, 문턱전압 조절을 위한 이온주입공정을 진 행한다. 이 때 앤채널이 형성되는 경우에는 피형 불순물을 이온주입공정에서 주입하게 된다.
이어서 도2d에 도시된 바와 같이, 스토리지 노드와 접속될 접합영역을 덮을 수 있도록 마스크되는 막(21)을 형성하고, 비트라인과 연결된 비트라인과 접속될 접합영역에 이온주입공정을 진행한다.
이때 진행하는 이온주입공정은 비트라인 콘택플러그와 연결될 접합영역이 형성될 영역에 불순물을 주입하는 공정으로서 스토리지 노드와 접속될 접합영역과 비트라인과 접속될 접합영역을 비대칭적으로 만들기 위한 것이다.
이어서 도2e에 도시된 바와 같이, 마스크가 되었던 막(21)을 제거하고, 이온주입공정을 진행하여 각각 스토리지 노드와 비트라인이 접합될 접합영역을 만든다. 이 때 스토리지 노드와 접속될 접합영역과 달리 비트라인과 접속될 접합영역은 앞에서 한번 더 이온주입공정이 실시되어 스토리지 노드와 접속될 접합영역(22a)과 비트라인과 접속될 접합영역(22b)은 비대칭으로 형성된다.
이어서 도2f에 도시된 바와 같이, 스토리지 노드와 접속될 접합영역(22a)과 접하는 비트라인 콘택플러그(24b)와 비트라인과 접속될 접합영역(22b)과 접하는 스토리지 노드 콘택플러그(24a)를 형성한다.
이상에서 살펴본 바와 같이, 반도체 장치가 고집적화되어 감에 따라 줄어든 게이트 패턴에서도 일정한 길이의 채널을 확보하기 위해 스토리지 노드와 비트라인에 각각 접합될 접합영역을 비대칭으로 형성하고, 게이트 패턴의 하단을 스텝으로 형성시키는 등 토폴리지(Topology)를 주고 있다.
그러나, 게이트 패턴의 폭이 100nm 정도인 경우에 있어서는 게이트 하단에 토폴리지를 주는 공정에 많은 제약이 따른다. 패터닝 해야할 폭이 너무 좁아서 현재의 리소그래피(lithography)공정에서는 안정적으로 패터닝하기가 매우 어려운 것이다.
게이트 패턴의 폭이 줄어듦에 따라 채널의 길이도 줄어들게 되는데, 채널의 길이가 줄어들게 되면서, 채널(앤형 채널의 경우)의 붕소 농도가 상대적으로 증가하게 되고, 그로 인해 스토리지 노드와 접속될 접합영역과 채널간의 전기장이 증가하여 스토린지 노드에 저장된 충전전하가 누설되어 반도체 메모리 장치의 리프레쉬 시간의 확보가 어렵게 된다.
이를 개선하기 위해 스토리지 노드와 접속될 접합영역과 비트라인과 접속될 접합영역을 비대칭으로 형성하거나 게이트 패턴의 일부를 기판에 매립시키는 리세스된 게이트 구조를 형성하여 채널의 길이를 확보하고 있으나, 전자는 붕소의 확산에 의해 100nm이하의 기술에서는 리프레쉬 시간을 확보하기가 매우 어려우며, 후자의 경우는 패터닝등을 하기가 매우 어려운 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 게이트 패턴의 하단에 게이트 패턴보다 작은 패턴을 패터닝공정없이 형성시켜, 실질적으로 채널의 길이를 증가시킬 수 있는 안정적인 공정방법 및 그 공정으로 제조된 반도체 장치를 제공함을 목적으로 한다.
본 발명은 기판을 선택적으로 제거하여 게이트 패턴보다 폭이 더 작은 돌출부를 형성하는 단계; 및 상기 돌출부 상에 게이트 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
또한, 본 발명은 게이트 패턴보다 작은 폭을 가지는 돌출된 기판영역; 및상기 돌출된 기판영역에 접하여 배치된 게이트 패턴을 구비하며, 상기 돌출된 기판의 표면에 채널이 형성되는 반도체 장치를 제공한다.
본 발명은 반도체 장치의 게이트 패턴 하단에 여러가지 토폴리지를 주는 데 있어서, 리소그래피 기술을 극복하는 방법으로서 디스컴(DESCUM) 공정을 이용하여 산소 플라즈마 처리라는 별도의 공정을 응용하여 미세 패턴을 형성하고, 이를 이용 게이트 패턴의 하단부에 토폴리지 형태를 다양하게 할 수 있는 발명이다.
본 발명은 게이트 패턴의 하단에 디스컴 공정을 이용하여 게이트 패턴보다 작은 패턴을 형성시키고, 이를 통해 실질적으로 채널의 길이를 증대시켜 줄 수 있는 발명이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 단면도이다.
도3과 같이 본 실시예에 따른 반도체 메모리 장치의 가장 큰 특징은 게이트 패턴의 하단부를 오메가(Ω) 형태로 만드는 것이다. 게이트 패턴의 하단부를 오마게 형태로 만듦으로서, 폭이 같은 크기의 게이트 패턴에서 채널의 길이를 길게 할 수 있는 것이다.
특히 오메가 형태로 게이트 패턴의 하단부를 제조하는데 있어서, 통상적인 리소그래피공정을 이용하여 패터닝하지 않고, 디스컴(DESCUM) 공정을 이용하여 진행한다.
디스컴 공정이란 감광막에 의한 패터닝 공정후 현상(develop)된 부위에 잔존할 수 있는 감광막 찌거기등을 제거해주는 공정이다. 즉, 포토 공정 후 감광막이 제거된 부위에 잔류감광막 등이 미세하게 존재할 가능성이 높으므로 식각공정전에 산소 플라즈마를 사용하여 남아 있는 잔류찌거기를 제거하는 공정을 말하는 것이다.
전술한 바와 같이 현재의 반도체 장치를 제조하는 기술에 있어서, 게이트 패턴을 패터닝하는 것도 어려운 공정작업이다. 따라서 게이트 패턴보다 작은 패턴을 패터닝하여 형성하는 것은 매우 어려운 공정인데, 본 실시예에서는 오메가형 게이트 패턴을 형성할 때에 하단부를 직접 패터닝하지 않고, 전술한 디스컴 공정을 이용하여 진행하는 것이다. 자세한 설명은 도4a 내지 도4g에 도시된 반도체 메모리 장치의 제조공정단면도를 설명할 때에 한다.
도4a 내지 도4g는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법에 관한 공정단면도로서, 특히 앤모스트랜지스터를 제조하는 공정이다.
도4a를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 기판(30)상에 소자분리막(31)을 형성한다. 소자분리막(31)은 HDP(High Density Plasma)를 이용하여 실리콘산화막이 매립된 트랜지형으로 형성한다.
이어서 소자분리막(31)이 형성된 기판(30)에 오메가 게이트 패턴을 형성하기 위한 보조막으로 감광막패턴(32)을 형성한다.
이어서 도4b에 도시된 바와 같이, 감광막 패턴(32)을 게이트 패턴의 폭보다 작은 오메가 게이트용 패턴(32a)으로 형성한다.
오메가 게이트용 패턴(32a)로 형성하는 공정은 먼저 감광막 패턴(32)을 오버 노광시키거나, 별도 준비한 오메가 게이트 패턴용 마스크를 이용하여, 게이트 패턴의 폭보다 작은 패턴을 형성한다.
이어서 패터닝된 감광막을 경화(Hardening)하기 위해서 120도/90초 정도에서 베이킹 처리한 뒤에, 웨이퍼를 산소 플라즈마 챔버에 넣어, 기 베이킹된 감광막 패턴을 무지향 방향으로 산화속도가 40 ~ 50Å/초 되는 공정에서 디스컴 처리를 한다.
산소 플라즈마 가스를 이용한 디스컴 공정으로 원하는 사이즈의 오메가 게이트용 패턴(32a)을 형성한다. 최종적으로 남는 오메가 게이트용 패턴(32a)는 1/3 ~ 2/3 정도로 하며, 이 때 만약 게이트 패턴의 폭이 100nm 정도인 경우에는 최종 오메가 게이트용 패턴(32a)을 30 ~ 60nm 범위로 형성되도록 디스컴 공정시 제거되는 감광막의 양을 조절한다.
이어서 도4c에 도시된 바와 같이, 소자분리막과 기판간에 단차가 생김으로서 발생할 수 있는 불량을 제거하기 위해 게이트 형성을 위한 트랜치(33)를 형성하는 공정전에 소자분리막과 기판간에 단차를 제거해주는 공정을 진행한다.
이어서,감광막 패턴(32a)을 식각 마스크로 하여 기판의 일정부분을 제거하여 게이트 형성을 위한 트랜치(33)를 형성한다. 이 때 트랜치가 식각된 식각각도는 10 ~ 90도의 범위에서 공정을 진행하며, 트랜치(33)은 그 깊이를 30 ~ 500Å의 범위로 형성한다.
따라서 트랜치(33)와 트랜치의 사이사이에는 돌출된 실리콘기판이 형성된다. 이 돌출된 부분을 중심으로 게이트 패턴이 형성되기 때문에 오메가형태로 게이트가 형성되는 것이며, 돌출된 부분을 따라 채널이 형성되기 때문에 같은 크기의 게이트 패턴이라도 채널의 길이는 더 증가되는 것이다.
이어서 도4d에 도시된 바와 같이, 웰 마스크를 이용하여 피형 웰을 형성하고, 스토리지 노드와 비트라인과 접속될 접합영역에 낮은 농도로 피형 이온주입 공정을 진행한다. 이 때 실시하는 이온주입 공정은 모스트랜지스터의 문턱전압을 정해주기 위해서 이다.
이어서 도4e에 도시된 바와 같이, 게이트 패턴을 형성한다. 게이트 패턴은 산화막으로 된 게이트절연막(35)와 게이트용 폴리실리콘막(38)과 게이트용 금속막(37)이 적층된 형태로 형성된다. 그리고, 게이트용 금속막(37) 상부에 게이트용 하드마스크(39)를 형성한다.
게이트용 하드마스크(39)는 후속 콘택플러그를 셀프얼라인 공정으로 진행할 때에 게이트 패턴을 보호해주기 위한 것이다.
이어서 스토리지 노드와 접속될 접합영역을 마스킹하기 위해 감광막 패턴(41)을 형성하고, 비트라인과 접속된 비트라인과 접속될 접합영역에 피형 이온을 주입시키는 공정을 진행한다. 이때 사용하는 이온은 Boron, BF2, In 등의 피형 이온을 주입시키게 된다.
또한, 이 때에 드레인 영역의 저항이 증가되는 것을 막기 위해서 인(phosphorus), 비소(arsenic) 등의 앤형 분술물을 추가로 이온주입할 수 있다.
이어서 게이트용 폴리실리콘막(38)의 측벽을 산화시키는 산화공정을 진행하여 산화막을 형성한다.
이어서 도4f에 도시된 바와 같이, 앤형 불순물을 주입하여 스트로지 노드와 비트라인에 접합될 접합영역을 형성한다. 이 때 이전 공정에서 비트라인과 접속되는 비트라인과 접속될 접합영역은 피형 이온주입공정을 한번 더 진행하였기 때문에, 스토리지 노드에 접합될 접합영역과 비트라인에 접합될 접합영역은 비대칭으로 형성된다. 이 때 비대칭되는 정도는 1 ~ 50Å정도내에서 되도록 한다.
최종적으로 스트로지 노드와 접속된 접합영역에 이온주입된 피형 불순물의 농도를 비트라인과 접속된 비트라인과 접속될 접합영역에 이온주입된 피형 불순물의 농도보다 1e17/cm3 이상 낮게 되도록 한다.
또한, 스트로지 노드와 접속된 접합영역에 이온주입된 앤형 불순물의 농도보다 비트라인과 접속된 비트라인과 접속될 접합영역에 이온주입된 앤형 불순물의 농 도가 1e17/cm3 이상 높도록 한다.
이어서 도4g에 도시된 바와 같이, 게이트 패턴의 측벽을 절연시키기 위한 측벽절연막(43)을 형성한다. 측벽절연막은 실리콘산화막 또는 실리콘질화막으로 형서아거나, 이들막을 적층하여 형성할 수도 있다.
이어서 스토리지 노드와 접속될 접합영역(42a)과 접속되는 스토리지 노드 콘택플러그(44a)와 비트라인과 접속될 접합영역(42b)과 접속되는 비트라인 콘택플러그(44b)를 형성한다.
이상에서 살펴본 바와 같이, 게이트 패턴을 오메가로 형성함으로서 게이트 패턴의 폭을 그대로 유지시킴으로서 실질적으로 동작시에는 채널의 길이가 증가되는 효과를 기대할 수 있다. 이로 인해 앤형 채널인 경우 붕소등의 불순물 농도가 감소되는 효과를 기대할 수 있다.
앤형 채널에 붕소등의 불순물이 농도가 줄어들게 되면 스토리지 노드와 채널사이에 전기장이 감소하여 tREF(리프리쉬 타임)의 확보가 용이하게 되어 반도체 메모리 장치의 동작 특성을 향상시킬 수 있다.
또한, 오메가 게이트 패턴 형성을 위해 게이트 패턴보다 더 작은 패턴을 형성하는데 있어서, 종래의 패터닝 공정을 이용하지 않고 디스컴 공정을 이용함으로서 보다 효과적이면서도 안정적으로 오메가 게이트 패턴을 형성시킬 수 있다.
도5는 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치의 제조방 법에 관한 공정단면도이다.
도5에 도시된 바와 같이, 제1 실시예에 따른 반도체 메모리 장치의 제조방법에서 비트라인과 접하는 드레인 영역과 스토리지 노드와 접속될 접합영역을 비대칭으로 형성시키지 않고, 스토리지 노드와 접속될 접합영역과 드레인 영역은 같은 형태로 형성시킬 수 있다.
이는 도4e에 도시된 비트라인과 접하는 드레인 영역에만 실시했던 이온주입 공정을 생략하면 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해서 게이트 패턴의 하단부를 오메가형으로 만듦으로서, 게이트 패턴의 크기를 증가시키지 않고도 채널의 크기를 증대시킬 수 있다.
채널의 길이가 증가됨으로서, 채널영역에 채널과 극성이 반대되는 불순물 농도가 감소되는 효과를 기대할 수 있고, 그로 인해 스토리지 노드와 채널사이에 전기장이 감소하여 리프리쉬 타임의 확보가 용이하게 되어 반도체 메모리 장치의 동작 특성을 향상시킬 수 있다.
또한, 오메가 게이트 패턴 형성을 위해 게이트 패턴보다 더 작은 패턴을 형 성하는데 있어서, 종래의 패터닝 공정을 이용하지 않고 디스컴 공정을 이용함으로서 보다 효과적이면서도 안정적으로 오메가 게이트 패턴을 형성시킬 수 있다.

Claims (10)

  1. 기판을 선택적으로 제거하여 게이트 패턴보다 폭이 더 작은 돌출부를 형성하는 단계; 및
    상기 돌출부 상에 게이트 패턴을 형성하는 단계
    를 포함하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 게이트 패턴보다 폭이 더 작은 돌출부를 형성하는 단계는
    상기 기판상에 상기 게이트 패턴이 형성될 위치에 감광막 패턴을 형성하는 단계;
    디스컴 공정을 통해 상기 감광막 패턴을 상기 게이트 패턴보다 폭이 더 좁게 형성하는 단계;
    상기 폭이 좁아진 감광막 패턴을 식각마스크로 하여, 기판을 일정부분 제거하여 상기 돌출부를 형성하는 단계; 및
    상기 감광 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 게이트 패턴은
    게이트용 절연막/실리콘을 포함하는 게이트용 도전막/게이트용 금속막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 2 항에 있어서,
    상기 기판을 일정부분 제거하여 상기 돌출부를 형성하는 공정은 30 ~ 50Å의 깊이로 기판을 제거하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 4 항에 있어서,
    상기 기판을 일정부분 제거하는 공정은 식각각도를 10 ~ 90도 범위에서 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 돌출부는 그 폭이 상기 게이트 패턴 폭의 1/3 ~ 2/3배 범위에서 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제 1 항에 있어서,
    기판에 트랜치형의 소자분리막을 형성하는 단계; 및
    상기 소자분리막의 상단부분을 제거하여 상기 기판과의 단차를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 게이트 패턴보다 작은 폭을 가지는 돌출된 기판영역; 및
    상기 돌출된 기판영역에 접하여 배치된 게이트 패턴
    을 구비하며, 상기 돌출된 기판의 표면에 채널이 형성되는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 게이트 패턴은
    게이트용 절연막/실리콘을 포함하는 게이트용 도전막/게이트용 금속막으로 구비되는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 돌출된 기판영역은 상기 게이트 패턴 폭의 1/3 ~ 2/3배로 구비되는 것 을 특징으로 하는 반도체 장치.
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