KR20040058796A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 매립형 게이트 전극을 이용하여 재산화 공정으로 인한 게이트 전극과 저농도 불순물 영역과의 중첩 문제로 인한 소자 특성의 저하를 방지하며, 게이트 패터닝이 가능한 크기보다 작은 크기의 게이트 전극을 제공하는 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자는 반도체 기판 상부로 돌출되며 그 하부가 반도체 기판에 소정 깊이 매립되어 있는 게이트 전극과, 상기 반도체 기판과 상기 게이트 전극의 경계면에 형성된 게이트 산화막과, 상기 게이트 전극 하부와 인접한 반도체 기판에 형성된 채널 영역과, 상기 돌출된 게이트 전극의 측벽에 형성된 절연막 스페이서와, 상기 게이트 전극 양측의 반도체 기판에 형성된 저농도 불순물 영역 및 상기 저농도 불순물 영역의 양측에 형성된 고농도 불순물 영역을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 매립형 게이트 전극을 이용하여 유효 채널 길이를 확보함으로써 재산화 공정으로 인한 게이트 전극과 저농도 불순물 영역과의 중첩 문제로 인한 소자 특성의 저하를 방지하며, 게이트 패터닝이 가능한 크기보다 작은 크기의 게이트 전극을 제공하는 반도체 소자 및 그 제조 방법에 관한 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a 내지 도 1d를 참조하면, 반도체 기판(10) 상부에 산화막(미도시) 및 도전층(미도시)을 순차적으로 형성하고 이를 패터닝하여 게이트 산화막(20) 및 게이트 전극(30)의 적층 구조를 형성한다. 다음에는, 상기 게이트 패터닝으로 인한 손상을 보상하기 위하여 재산화 공정을 수행하고 상기 적층 구조를 마스크로 게이트 전극(30) 양측의 반도체 기판(10)에 저농도 불순물을 주입하여 저농도 불순물 영역(40)을 형성한다. 그 다음에, 상기 구조물의 전면에 스페이서용 절연막(미도시)을 형성하고 식각하여 게이트 전극(30)의 측벽에 절연막 스페이서(50)를 형성한다. 다음에는, 게이트 전극(30) 및 절연막 스페이서(50)을 마스크로 게이트 전극(30)의 양측의 반도체 기판(10)에 고농도 불순물을 주입하여 고농도 불순물 주입 영역을 형성한다.
상기 종래 기술에 따른 반도체 소자 및 그 제조 방법은 게이트 패터닝으로 인한 손상을 보상하기 위한 재산화 공정을 수행하는데, 이 경우 산화막 성장 속도에 의한 차이로 게이트 전극과 저농도 불순물 영역의 중첩이 되지 않으며, 과도한 산화로 인하여 게이트 버즈 비크(bird's beak) 현상이 발생하여 게이트와 드레인 사이에 약한 중첩(weak overlap)이 발생하게 된다. 이러한 현상들로 인하여 게이트 산화막의 특성이 저하되고 핫 캐리어 및 GIDL 특성이 열화되어 소자의 특성이 저하된다는 문제점이 있다.
이러한 문제점을 해결하기 위하여, 본 발명은 매립형 게이트 전극을 이용함으로써 종래의 패터닝 방법의 한계 크기보다 더 큰 유효 채널 길이를 제공하며, 게이트 산화막의 열화로 인한 소자의 열화를 방지하는 반도체 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2는 본 발명에 따른 반도체 소자의 단면도.
도 3a 내지 도 3j는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명에 따른 반도체 소자는 반도체 기판 상부로 돌출되며 그 하부가 반도체 기판에 소정 깊이 매립되어 있는 게이트 전극과, 상기 반도체 기판과 상기 게이트 전극의 경계면에 형성된 게이트 산화막과, 상기 게이트 전극 하부와 인접한 반도체 기판에 형성된 채널 영역과, 상기 돌출된 게이트 전극의 측벽에 형성된 절연막 스페이서와, 상기 게이트 전극 양측의 반도체 기판에 형성된 저농도 불순물 영역 및 상기 저농도 불순물 영역의 양측에 형성된 고농도 불순물 영역을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자 제조 방법은 반도체 기판 상부에 저농도의 불순물을 이온 주입하여 저농도 불순물 영역을 형성하는 단계와, 상기 반도체 기판 상부에 마스크 산화막 및 마스크 질화막을 순차적으로 형성하는 단계와, 채널 영역으로 예정된 부분의 상기 마스크 질화막, 마스크 산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 하부의 반도체 기판에 불순물을 이온 주입하여 VT채널 영역을 형성하는 단계와, 상기 트렌치 측벽 하부의 반도체 기판에 불순물을 이온 주입하여 채널 영역을 형성하는 단계와, 상기 트렌치의 표면 및 상기 저농도 불순물 영역의 측벽에 게이트 산화막을 형성하는 단계와, 상기 트렌치를 매립하는 게이트 전극을 형성하는 단계와, 상기 마스크 질화막을 제거하는 단계와,상기 반도체 기판의 전면에 절연막 스페이서용 산화막을 형성하는 단계와, 상기 절연막 스페이서용 산화막 및 마스크 산화막을 식각하여 상기 게이트 전극 상부의 측벽에 절연막 스페이서를 형성하는 단계 및 상기 게이트 전극 및 절연막 스페이서를 마스크로 고농도의 불순물을 주입하여 상기 게이트 전극 양측의 반도체 기판에 고농도 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는, 본 발명에 따른 반도체 소자를 도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 반도체 소자의 단면도이다.
도 2를 참조하면, 본 발명에 따른 반도체 소자는 반도체 기판(100) 상부로 돌출되며 그 하부가 반도체 기판(100)에 소정 깊이 매립되어 있는 게이트 전극(180)과, 반도체 기판(100)과 게이트 전극(180)의 경계면에 형성된 게이트 산화막(170)을 구비한다. 또한 게이트 전극(180) 하부와 인접한 반도체 기판(100)에 형성된 채널 영역(150, 160)과, 게이트 전극(180)의 돌출된 부분의 측벽에 형성된 절연막 스페이서(190)를 구비하며, 게이트 전극(180) 양측의 반도체 기판(100)에는 저농도 불순물 영역(110)과 고농도 불순물 영역(200)이 형성되어 있다.
여기서, 게이트 전극(180)은 폴리실리콘층 또는 폴리실리콘층 및 금속층의 적층구조로 구성되는 것이 바람직하다.
이하에서는, 본 발명에 따른 반도체 소자의 제조 방법을 도면을 참조하여 상세히 설명한다.
도 3a 내지 도 3j는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 3a 내지 도 3j를 참조하면, 반도체 기판(100) 상부에 저농도의 불순물을 이온 주입하여 저농도 불순물 영역(110)을 형성한 후 반도체 기판(100) 전면에 마크 산화막(120) 및 마스크 질화막(130)을 순차적으로 형성하고 채널 영역으로 예정된 부분의 마스크 질화막(130), 마스크 산화막(120) 및 반도체 기판(100)을 식각하여 트렌치(140)를 형성한다. 여기서, 반도체 기판(100)을 식각하는 공정은 이방성 식각 공정인 것이 바람직하다.
다음에는, 트렌치(140) 하부의 반도체 기판(100)에 불순물을 이온 주입하여 VT채널 영역(150)을 형성한 후 트렌치(140) 측벽 하부의 반도체 기판(100)에 불순물을 이온 주입하여 채널 영역(160)을 형성한다. 여기서, VT채널 영역(150)의 형성을 위한 이온 주입 공정은 반도체 기판(100)에 수직하게 수행하고, 채널 영역(160)의 형성을 위한 이온 주입 공정은 경사 이온 주입 공정으로 수행한다.
그 다음에, 트렌치(140)의 표면 및 저농도 불순물 영역(110)의 측벽에 게이트 산화막(170)을 형성한다. 여기서, 게이트 산화막(170)은 후속 공정에서 형성되는 게이트 전극과 저농도 불술문 영역 간의 단락을 방지하기 위하여 저농도 불순물 영역(110)의 측벽이 노출되지 않도록 형성한다.
다음에는, 트렌치(140)를 매립하는 게이트 전극(180)을 형성한다. 여기서, 게이트 전극(180)은 반도체 기판(100)의 전면에 트렌치(140)를 매립하는 게이트 전극용 도전층(미도시)을 형성하고 평탄화 식각하여 마스크 질화막(130)을 노출시켜형성한다 게이트 전극(180)은 폴리실리콘층 또는 폴리실리콘층 및 금속층의 적층구조로 형성하는 것이 바람직하다.
그다음에, 마스크 질화막(130)을 제거한 후 반도체 기판(100)의 전면에 절연막 스페이서용 산화막(미도시)을 형성하고 상기 절연막 스페이서용 산화막(미도시) 및 마스크 산화막(120)을 식각하여 상기 게이트 전극(180) 상부의 측벽에 절연막 스페이서(190)를 형성한다.
다음에는, 게이트 전극(180) 및 절연막 스페이서(190)를 마스크로 고농도의 불순물을 주입하여 상기 게이트 전극(180) 양측의 반도체 기판(100)에 고농도 불순물 영역(200)을 형성한다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 매립형 게이트 전극을 이용함으로써 종래의 패터닝 방법의 한계 크기보다 더 큰 유효 채널 길이를 제공하며, 게이트 산화막의 열화로 인한 핫 캐리어 특성, GIDL 전류 특성 및 소자의 열화를 방지하는 효과가 있다.
Claims (9)
- 반도체 기판 상부로 돌출되며 그 하부가 반도체 기판에 소정 깊이 매립되어 있는 게이트 전극;상기 반도체 기판과 상기 게이트 전극의 경계면에 형성된 게이트 산화막;상기 게이트 전극 하부와 인접한 반도체 기판에 형성된 채널 영역;상기 돌출된 게이트 전극의 측벽에 형성된 절연막 스페이서;상기 게이트 전극 양측의 반도체 기판에 형성된 저농도 불순물 영역; 및상기 저농도 불순물 영역의 양측에 형성된 고농도 불순물 영역을 포함하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 게이트 전극은 폴리실리콘층 구성되는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 게이트 전극은 폴리실리콘층 및 금속층의 적층구조로 구성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 반도체 기판 상부에 저농도의 불순물을 이온 주입하여 저농도 불순물 영역을형성하는 단계;상기 반도체 기판 상부에 마스크 산화막 및 마스크 질화막을 순차적으로 형성하는 단계;채널 영역으로 예정된 부분의 상기 마스크 질화막, 마스크 산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치 하부의 반도체 기판에 불순물을 이온 주입하여 VT채널 영역을 형성하는 단계;상기 트렌치 측벽 하부의 반도체 기판에 불순물을 이온 주입하여 채널 영역을 형성하는 단계;상기 트렌치의 표면 및 상기 저농도 불순물 영역의 측벽에 게이트 산화막을 형성하는 단계;상기 트렌치를 매립하는 게이트 전극을 형성하는 단계;상기 마스크 질화막을 제거하는 단계;상기 반도체 기판의 전면에 절연막 스페이서용 산화막을 형성하는 단계;상기 절연막 스페이서용 산화막 및 마스크 산화막을 식각하여 상기 게이트 전극 상부의 측벽에 절연막 스페이서를 형성하는 단계; 및상기 게이트 전극 및 절연막 스페이서를 마스크로 고농도의 불순물을 주입하여 상기 게이트 전극 양측의 반도체 기판에 고농도 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제4항에 있어서,상기 반도체 기판을 식각하는 공정은 이방성 식각 공정인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제4항에 있어서,상기 트렌치 측벽의 하부의 반도체 기판에 불순물을 이온 주입하는 공정은 경사 이온 주입 공정인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제4항에 있어서,상기 트렌치를 매립하는 게이트 전극을 형성하는 단계는 상기 반도체 기판의 전면에 상기 트렌치를 매립하는 게이트 전극용 도전층를 형성하는 단계 및 상기 게이트 전극용 도전층을 평탄화 식각하여 상기 마스크 질화막을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제4항 및 제7항 중 어느 하나에 있어서,상기 게이트 전극은 폴리실리콘층으로 구성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항 및 제4항 중 어느 하나에 있어서,상기 게이트 전극은 폴리실리콘층 및 금속층의 적층구조로 구성되는 것을 특징으로 하는 반도체 소자 제조 방법.
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