JP2008091905A - ＦｉｎＦＥＴを備えた半導体素子の製造方法 - Google Patents

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Abstract

【課題】素子分離膜の損失を防止し、フィンアクティブ領域パターンのチャネルとして機能する３つの面が開放されても、オフ漏れ特性が低下することなく電流駆動能力を向上させることができるＦｉｎＦＥＴの製造方法を提供する。
【解決手段】半導体基板２１に、隣接するアクティブ領域２３を画定する素子分離膜２２を形成するステップと、アクティブ領域パターン２９Ｂが形成される領域を露出させ、該領域間の素子分離膜２２を覆うハードマスクパターンを形成するステップと、該ハードマスクパターンをエッチングバリアとして、露出された前記領域の素子分離膜２２に選択的にリセス２９Ａを形成し、アクティブ領域パターン２９Ｂを形成するステップと、前記ハードマスクパターンを除去するステップと、半導体基板２１上にゲート絶縁膜を形成するステップと、該ゲート絶縁膜上に、アクティブ領域パターン２９Ｂを覆うゲート電極を形成するステップとを含む。
【選択図】図３Ｈ

Description

本発明は、半導体素子の製造方法に関し、特に、ＦｉｎＦＥＴ（フィントランジスタ）を備えた半導体素子の製造方法に関する。
半導体素子の集積度が増大するにつれ、一般的な２次元トランジスタ構造は、様々な側面から限界に達している。特に、高速な半導体素子の場合、２次元トランジスタ構造では、所要の電流駆動能力を満たすことができなくなっている。
このような問題を克服するために提案された技術がＦｉｎＦＥＴである。ＦｉｎＦＥＴは、チャネルとして３つの面を用いるため、電流駆動能力に非常に優れ、且つ、バックバイアス依存性も画期的に改善されるという特徴を有する。
図１Ａ〜図１Ｃは、従来技術に係るＦｉｎＦＥＴの製造方法を簡略に示す平面図及び断面図である。図１Ａ〜図１Ｃにおいて、上側の図は平面図であり、下側の図は平面図におけるＩ−Ｉ´線に沿った断面図である。
図１Ａに示すように、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程を用いて、半導体基板１１にフィールド酸化膜１２を形成して、相互に隣接するアクティブ領域１３を画定する。フィールド酸化膜１２は、素子分離膜として機能する。
次に、図１Ｂに示すように、半導体基板１１上に、直線状パターンのフィンマスク（Ｆｉｎ ｍａｓｋ）１４を形成する。
次に、フィンマスク１４をエッチングバリアとし、フィールド酸化膜１２に所定の深さのリセス１５Ａを形成し、フィンアクティブ領域パターン１５Ｂを形成する。
次に、図１Ｃに示すように、フィンマスク１４を除去した後、フィンアクティブ領域パターン１５Ｂ上にゲート絶縁膜１６及びゲート電極１７を形成する。
ここで、図１Ｃにおいて符号Ｐで示された領域は、パスゲートが形成される領域である。パスゲートとは、チャネルを形成していない領域に形成されてしまうゲートを指す。このようなパスゲートは、ＤＲＡＭ素子のストレージノードに影響を与え、その結果、データ保持時間などの素子特性を劣化させるという致命的な問題を発生する。したがって、従来のＦｉｎＦＥＴの製造において、フィールド酸化膜１２の領域Ｐは、エッチングされないことが好ましい。
図２Ａは、図１ＣのＩＩ−ＩＩ´線に沿った断面図であって、フィンアクティブ領域パターン１５Ｂの３つの面がチャネルとして用いられることが示されている。
しかし、チャネルとして機能するフィンアクティブ領域パターン１５Ｂの３つの面が容易に開放されてしまうため、閾値電圧を一定の水準以上に上げることが非常に困難であるという短所がある。
したがって、従来技術では、閾値電圧を上げるために、フィンアクティブ領域パターン１５Ｂの側壁に、ＢＦ２を、６０ｋｅＶ、２．０×１０１３ａｔｏｍｓ／ｃｍ３、及び３０゜チルトの条件でイオン注入して側面ドーピング１８を行う。また、フィンアクティブ領域パターン１５Ｂの上面に、ＢＦ２を２０ｋｅＶ、０〜２．０×１０１３ａｔｏｍｓ／ｃｍ３、及び７゜チルトの条件でスプリット注入して上部ドーピング１９を行う。これらにより、リン（Ｐｈｏｓｐｈｏｒｕｓ：以下、Ｐｈと記す）がドープされたポリシリコンゲート電極が形成される。
一方、セル領域においては、インサイチューでリン（Ｐｈ）がドープされたポリシリコンゲート電極を、Ｎ型（Ｎ＋）ポリシリコンゲート電極として用いる。
図２Ｂは、１０００個のセルアレイにおけるセルトランジスタの閾値電圧の測定結果を示すグラフであって、上部ドーピング時における、ドーズ量に対するセルの閾値電圧ＶＴ．ＳＡＴを示している。
図２Ｂを参照すると、従来のＦｉｎＦＥＴでは、上部ドーピング時に、ドーズをスプリット注入しても、閾値電圧を０．５Ｖ以上に上げることが非常に困難である。
したがって、約０．８Ｖ以上の高い閾値電圧が求められるＤＲＡＭのセルトランジスタには、従来のＦｉｎＦＥＴを適用することができないという問題がある。
また、ＤＲＡＭでは、閾値電圧を一定の水準以上に上げることができない場合、オフ状態における漏れ電流を抑制することができず、いわゆる、オフ漏れ特性が著しく低下するという問題がある。
そこで、本発明は、上記問題を解決するためになされたものであり、その目的は、ストレージノードに影響を与える領域の素子分離膜の損失を防止することができるＦｉｎＦＥＴの製造方法を提供することにある。
また、本発明の他の目的は、フィンアクティブ領域パターンのチャネルとして機能する３つの面が容易に開放されても、オフ漏れ特性が低下することなく、電流駆動能力を向上させることができるＦｉｎＦＥＴの製造方法を提供することにある。
上記目的を達成するための本発明の半導体素子の製造方法は、半導体基板に、アクティブ領域を画定する素子分離膜を形成するステップと、前記アクティブ領域のうち、アクティブ領域パターンが形成される領域を露出させ、該アクティブ領域パターンが形成されるこれらの領域間の前記素子分離膜を覆うハードマスクパターンを形成するステップと、該ハードマスクパターンをエッチングバリアとして、露出された前記領域の素子分離膜に選択的にリセスを形成し、前記アクティブ領域パターンを形成するステップと、前記ハードマスクパターンを除去するステップと、前記アクティブ領域パターンが形成された前記半導体基板上にゲート絶縁膜を形成するステップと、該ゲート絶縁膜上に、少なくとも前記アクティブ領域パターンを覆うゲート電極を形成するステップと
を含むことを特徴とする。
また、前記アクティブ領域パターンが、フィンアクティブ領域パターンを含むことを特徴とする。
さらに、前記ハードマスクパターンの一部が、相互に隣接する前記アクティブ領域の対向する端部と、これらの端部間の素子分離膜とを覆う形状に形成されることを特徴とする。
また、前記ハードマスクパターンを形成する前記ステップが、三層構造のハードマスクパターンを形成するステップであり、前記三層構造のハードマスクパターンを形成する前記ステップが、炭素系ハードマスクと酸化物系ハードマスクとを順次形成するステップと、該酸化物系ハードマスク上に、直線状パターンのシリコン系ハードマスクパターンを形成するステップと、該シリコン系ハードマスクパターン上に、相互に隣接する前記アクティブ領域の対向する端部と、これらの端部間の素子分離膜とを覆う島状のマスクパターンを形成するステップと、該島状のマスクパターン及び前記シリコン系ハードマスクパターンをエッチングバリアとして、前記酸化物系ハードマスクと前記炭素系ハードマスクとを順次エッチングするステップとを含むことを特徴とする。
本発明によると、フィンマスクを用いた素子分離膜のエッチング時に、素子分離膜の一部を局所的にエッチングすることにより、ストレージノードが接続されるアクティブ領域に及ぼす影響を抑制し、データ保持時間などの素子特性を向上させることができる。
また、例えばホウ素等のＰ型不純物がすべての位置において均一にドープされたＰ型ポリシリコンを、ＦｉｎＦＥＴのゲート電極として用いることにより、オフ漏れ特性が低下することなく、電流駆動能力を向上させることができる。
以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。
図３Ａ〜図３Ｉは、本発明の実施形態に係るＦｉｎＦＥＴの製造方法を示す断面図及び平面図である。図３Ａ〜図３Ｉにおいて、上側の図は平面図であり、下側の図は平面図におけるＩ−Ｉ´線に沿った断面図である。
図３Ａに示すように、ＳＴＩ工程を用いて、半導体基板２１にフィールド酸化膜２２を形成する。フィールド酸化膜２２は、素子分離膜としての役割をする。フィールド酸化膜２２により、相互に隣接するアクティブ領域２３が画定され、アクティブ領域２３は、短軸と長軸とを有する島状のパターンである。平面図におけるＩ−Ｉ´線は、アクティブ領域２３の長軸方向を表す。後述するように、アクティブ領域２３の短軸方向にはリセスゲートが形成される。
次に、図３Ｂに示すように、アクティブ領域２３が画定された半導体基板２１の全面に炭素系ハードマスク２４を形成する。このとき、炭素系ハードマスク２４を、非晶質炭素を用いて、１０００Å〜２０００Åの範囲の厚さに形成する。ここで、炭素系ハードマスク２４と半導体基板２１との間に、１００Å未満のシリコン酸化膜（ＳｉＯ２）を形成してもよい。
上記した炭素系ハードマスク２４は、フィンアクティブ領域パターンを形成するための後続のフィールド酸化膜のエッチング時に、ハードマスクとしての役割をする。
次に、炭素系ハードマスク２４上に酸化物系ハードマスク２５を形成する。ここで、酸化物系ハードマスク２５を、シリコン酸窒化物（ＳｉＯＮ）又はシリコン酸化物を用いて、２００Å〜６００Åの範囲の厚さに形成する。
次に、酸化物系ハードマスク２５上にシリコン系ハードマスク２６を形成する。このとき、シリコン系ハードマスク２６を、非晶質シリコン又は多結晶シリコン（ポリシリコン）を用いて、２００Å〜４００Åの範囲の厚さに形成する。
上記した酸化物系ハードマスク２５及びシリコン系ハードマスク２６は、後続の炭素系ハードマスクのエッチング時に、ハードマスクとしての役割をする。本実施形態において、ハードマスクは、ＦｉｎＦＥＴ工程のために三層構造として形成される。
次に、図３Ｃに示すように、フォトレジストの塗布、露光、及び現像により、直線状パターンの第１フォトレジストパターン２７を形成する。第１フォトレジストパターン２７の直線状パターンは、後続の工程において要求されるパターンである。
次に、第１フォトレジストパターン２７を用いて、シリコン系ハードマスク２６を選択的にドライエッチングする。このとき、シリコン系ハードマスク２６は、酸化物系ハードマスク２５に対してドライエッチングの選択比が高いため、極めて容易にパターニングされる。
上記したシリコン系ハードマスク２６のドライエッチングにより、直線状パターンのシリコン系ハードマスクパターン２６Ａが形成される。シリコン系ハードマスクパターン２６Ａは、第１フォトレジストパターン２７の直線状パターンが転写された形であるので、シリコン系ハードマスクパターン２６Ａにより、酸化物系ハードマスク２５の表面が部分的に直線状に露出する。
次に、図３Ｄに示すように、第１フォトレジストパターン２７を除去し、シリコン系ハードマスクパターン２６Ａを露出させる。
次に、図３Ｅに示すように、フォトレジストの塗布、露光、及び現像により、第２フォトレジストパターン２８を形成する。このとき、第２フォトレジストパターン２８は、フィールド酸化膜２２の、少なくともパスゲートが形成される可能性のある領域（以下、パスゲート領域と記す）Ｐ（図３Ｈ等参照）が形成される領域を覆う。すなわち、第２フォトレジストパターン２８は、長軸方向に相互に隣接するアクティブ領域２３の対向する端部と、長軸方向に相互に隣接するアクティブ領域２３間のフィールド酸化膜２２とを覆う島状のパターンである。
さらに詳説すると、第２フォトレジストパターン２８は、長軸方向に相互に隣接するアクティブ領域２３間のフィールド酸化膜２２を覆い、第２フォトレジストパターン２８の端部は、それらのアクティブ領域２３の対向する端部にそれぞれ部分的に重なる。
その結果、第２フォトレジストパターン２８により、フィンアクティブ領域パターンが形成されるアクティブ領域２３の上部と、アクティブ領域２３に隣接するフィールド酸化膜２２の一部とが露出し、さらに、第２フォトレジストパターン２８が、フィンアクティブ領域パターンが形成されるアクティブ領域内のパスゲート領域の一部を覆うようになる。
次に、図３Ｆに示すように、第２フォトレジストパターン２８をエッチングバリアとして、シリコン系ハードマスクパターン２６Ａによって露出される酸化物系ハードマスク２５をドライエッチングし、その後、酸化物系ハードマスク２５の下の炭素系ハードマスク２４をドライエッチングする。ここで、炭素系ハードマスク２４のドライエッチングを完了した後に、第２フォトレジストパターン２８をエッチングして除去する。
このような一連のエッチング工程が完了すると、アクティブ領域２３上には、炭素系ハードマスクパターン２４Ａ、酸化物系ハードマスクパターン２５Ａ、及びシリコン系ハードマスクパターン２６Ａからなる積層ハードマスクパターン１００が形成される。
このとき、積層ハードマスクパターン１００の炭素系ハードマスクパターン２４Ａにより、アクティブ領域２３のうち、フィンアクティブ領域パターンが形成される領域が露出される。一方、パスゲート領域には、炭素系ハードマスクパターン２４Ａと酸化物系ハードマスクパターン２５Ａとの積層構造がそのまま残留する。
次に、図３Ｇに示すように、積層ハードマスクパターン１００をエッチングバリアとして、フィールド酸化膜２２の露出されている領域を選択的にドライエッチングしてリセス２９Ａを形成し、アクティブ領域を相対的に突出させることにより、アクティブ領域パターン２９Ｂを形成する。以下、このアクティブ領域パターン２９Ｂを、フィンアクティブ領域パターン２９Ｂと称する。ここで、シリコン系ハードマスクパターン２６Ａ及び酸化物系ハードマスクパターン２５Ａは、いずれもフィールド酸化膜２２のエッチング時にエッチングされて除去される。シリコン系ハードマスクパターン２６Ａ及び酸化物系ハードマスクパターン２５Ａは、除去されてなくなるため、図３Ｇにおいて点線で表示されている。
フィンアクティブ領域パターン２９Ｂの形成が完了すると、積層ハードマスクパターン１００のうち炭素系ハードマスクパターン２４Ａのみが残留する。これは、フィンアクティブ領域パターン２９Ｂを形成する際に、炭素系ハードマスクパターン２４Ａが実質的にハードマスクとして用いられることを意味する。しかも、炭素系ハードマスクパターン２４Ａは、パスゲート領域の一部にも残留する。これにより、炭素系ハードマスクパターン２４Ａは、パスゲート領域のフィールド酸化膜の損失を防止することができる。
このように、残留する炭素系ハードマスクパターン２４Ａにより、フィンアクティブ領域パターン２９Ｂに隣接していた部分のフィールド酸化膜にのみ、リセス２９Ａが形成される（図４Ｂ参照）。
次に、図３Ｈに示すように、炭素系ハードマスクパターン２４Ａを除去する。このとき、炭素系ハードマスクパターン２４Ａを、酸素プラズマを用いたストリップによって除去することができる。
次に、図３Ｉに示すように、フィンアクティブ領域パターン２９Ｂが形成された半導体基板２１上に、ゲート絶縁膜３０を形成する。ゲート絶縁膜３０には、後続の工程において形成されるポリシリコン中にドープされたホウ素の浸透現象を抑制するために、窒化絶縁物、例えば、ＳｉＯＮ又はＨｆＳｉＯＮを用いる。
次に、ゲート絶縁膜３０を覆うゲート電極３１を形成する。このとき、ゲート電極３１として、インサイチューでホウ素がドープされたポリシリコン（以下、Ｐ型ポリシリコンという）を用いる。ここで、ホウ素の濃度は、１０１９ａｔｏｍｓ／ｃｍ３〜１０２１ａｔｏｍｓ／ｃｍ３の範囲であり、ポリシリコンの厚さは、５００Å〜１５００Åの範囲である。
このように、ＦｉｎＦＥＴのゲート電極３１としてＰ型ポリシリコンを用いると、ゲート電極３１のすべての位置においてホウ素の濃度が均一になる。これにより、閾値電圧を一定の水準以上に上げながらも、オフ漏れ特性の低下を防止することができる。
図４Ａは、図３ＦのＩＩ−ＩＩ´線に沿った断面図であって、パスゲート領域Ｐが形成されるフィールド酸化膜２２上に、炭素系ハードマスクパターン２４Ａと酸化物系ハードマスクパターン２５Ａとが形成されていることが示されている。
図４Ｂは、図３ＧのＩＩ−ＩＩ´線に沿った断面図であり、パスゲート領域Ｐが形成されるフィールド酸化膜２２上に、炭素系ハードマスクパターン２４Ａが形成されている。これにより、フィンアクティブ領域パターン２９Ｂの形成時に、フィンアクティブ領域パターン２９Ｂに隣接していたフィールド酸化膜２２にのみリセス２９Ａが形成され、フィールド酸化膜２２の残りの領域は、炭素系ハードマスクパターン２４Ａで覆われているため、完全に保護される。ここで、炭素系ハードマスクパターン２４Ａで覆われているフィールド酸化膜の一部は、ストレージノードが接続されるアクティブ領域に影響を及ぼす部分である。
図４Ｃは、図３ＨのＩＩ−ＩＩ´線に沿った断面図である。図３Ｈ及び図４Ｃに示すように、炭素系ハードマスクパターン２４Ａを除去すると、その結果、アクティブ領域２３にフィンアクティブ領域パターン２９Ｂが形成される。さらに、フィールド酸化膜２２のパスゲート領域Ｐにはエッチングによる損失がなく、フィンアクティブ領域パターン２９Ｂに隣接していたフィールド酸化膜の領域にのみリセス２９Ａが形成される。
本実施形態によると、以上のように、フィンアクティブ領域パターンを形成するフィールド酸化膜のエッチング時に、フィールド酸化膜の一部を局所的にエッチングすることにより、ストレージノードが接続されるアクティブ領域に及ぼす影響を抑制することができる。
図５Ａ〜図５Ｄは、本発明の実施形態に係るＦｉｎＦＥＴを備えた半導体素子の製造方法を説明するための断面図である。
半導体基板２１はセル領域と周辺回路領域とに区分される。また、セル領域はＮＭＯＳ領域であり、周辺回路領域は周辺回路ＮＭＯＳ領域と周辺回路ＰＭＯＳ領域とに区分される。
図５Ａに示すように、フィンアクティブ領域パターン２９Ｂが形成された半導体基板２１の全面に、ゲート絶縁膜３０を形成する。ゲート絶縁膜３０を形成する前のセル領域と周辺回路領域とを比較すると、セル領域にはフィンアクティブ領域パターン２９Ｂが形成されており、周辺回路領域には一般的な２次元平面構造が形成されている。ここで、フィンアクティブ領域パターン２９Ｂは、例えば図３Ａ〜図３Ｈに示す方法により形成されている。
ゲート絶縁膜３０には、後続の工程において形成されるポリシリコン中にドープされたホウ素の浸透現象を抑制するために、窒化絶縁物、例えば、ＳｉＯＮ又はＨｆＳｉＯＮを用いる。
次に、図５Ｂに示すように、ゲート絶縁膜３０が形成された状態の半導体基板２１の全面に、ゲート電極として用いる高濃度のＰ型（Ｐ＋）ポリシリコン３１を形成する。Ｐ型ポリシリコン３１は、インサイチューでホウ素がドープされたポリシリコンである。ここで、ホウ素の濃度は、１０１９ａｔｏｍｓ／ｃｍ３〜１０２１ａｔｏｍｓ／ｃｍ３の範囲であり、Ｐ型ポリシリコン３１の厚さは、５００Å〜１５００Åの範囲である。
次に、図５Ｃに示すように、セル領域と周辺回路ＰＭＯＳ領域とを覆うイオン注入バリア３２を用いて、周辺回路ＮＭＯＳ領域のＰ型ポリシリコン３１にリン（Ｐｈ）をイオン注入する。このとき、Ｐ型ポリシリコン３１がＮ型導電型となるようにリン（Ｐｈ）のイオン注入量を調節する。例えば、Ｐ型ポリシリコンのホウ素の濃度が１０２０ａｔｏｍｓ／ｃｍ３であれば、リン（Ｐｈ）を１０１６ａｔｏｍｓ／ｃｍ３のドーズ量でイオン注入し、Ｐ型ポリシリコンを高濃度のＮ型（Ｎ＋）ポリシリコン３１Ａに転換させる。
一方、イオン注入バリア３２の側面を、フィールド酸化膜２２上にまで延長することができる。ここで、イオン注入バリア３２は、フォトレジストパターンであることができる。
次に、図５Ｄに示すように、イオン注入バリア３２を除去する。
上記したように、周辺回路ＮＭＯＳ領域にのみリン（Ｐｈ）をイオン注入することにより、セル領域と周辺回路ＰＭＯＳ領域には、高濃度のＰ型（Ｐ＋）ポリシリコン３１が残留し、周辺回路ＮＭＯＳ領域には、高濃度のＮ型（Ｎ＋）ポリシリコン３１Ａが形成される。
その結果、セル領域のＦｉｎＦＥＴと周辺回路領域のＰＭＯＳのゲート電極とは、Ｐ型不純物がドープされているＰ型ポリシリコン３１で形成され、周辺回路領域のＮＭＯＳのゲート電極は、Ｎ型不純物がドープされているＮ型ポリシリコン３１Ａで形成される。
このように、セル領域におけるＦｉｎＦＥＴのゲート電極としてＰ型ポリシリコン３１を用いると、すべての位置においてホウ素の濃度が均一になる。これにより、閾値電圧を一定の水準以上に上げながらも、オフ漏れ特性の低下を防止することができる。
本発明は、フィンマスクを用いた素子分離膜のエッチング時に、素子分離膜の一部を局所的にエッチングすることにより、ストレージノードが接続されるアクティブ領域に及ぼす影響を抑制し、データ保持時間などの素子特性を向上させることができるという効果がある。
また、本発明は、例えばホウ素等のＰ型不純物がすべての位置において均一にドープされたＰ型ポリシリコンを、ＦｉｎＦＥＴのゲート電極として用いることにより、オフ漏れ特性が低下することなく、電流駆動能力を向上させることができるという効果がある。
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更、追加、削除及び置き換えが可能であり、それらも本発明の技術的範囲に属する。
従来技術に係るＦｉｎＦＥＴの製造方法を簡略に示す平面図及び断面図である。 従来技術に係るＦｉｎＦＥＴの製造方法を簡略に示す平面図及び断面図である。 従来技術に係るＦｉｎＦＥＴの製造方法を簡略に示す平面図及び断面図である。 図１ＣのＩＩ−ＩＩ´線に沿った断面図である。 １０００個のセルアレイにおけるセルトランジスタの閾値電圧の測定結果を示すグラフである。 本発明の実施形態に係るＦｉｎＦＥＴの製造方法を示す断面図及び平面図である。 本発明の実施形態に係るＦｉｎＦＥＴの製造方法を示す断面図及び平面図である。 本発明の実施形態に係るＦｉｎＦＥＴの製造方法を示す断面図及び平面図である。 本発明の実施形態に係るＦｉｎＦＥＴの製造方法を示す断面図及び平面図である。 本発明の実施形態に係るＦｉｎＦＥＴの製造方法を示す断面図及び平面図である。 本発明の実施形態に係るＦｉｎＦＥＴの製造方法を示す断面図及び平面図である。 本発明の実施形態に係るＦｉｎＦＥＴの製造方法を示す断面図及び平面図である。 本発明の実施形態に係るＦｉｎＦＥＴの製造方法を示す断面図及び平面図である。 本発明の実施形態に係るＦｉｎＦＥＴの製造方法を示す断面図及び平面図である。 図３ＦのＩＩ−ＩＩ´線に沿った断面図である。 図３ＧのＩＩ−ＩＩ´線に沿った断面図である。 図３ＨのＩＩ−ＩＩ´線に沿った断面図である。 本発明の実施形態に係るＦｉｎＦＥＴを備えた半導体素子の製造方法を説明するための断面図である。 本発明の実施形態に係るＦｉｎＦＥＴを備えた半導体素子の製造方法を説明するための断面図である。 本発明の実施形態に係るＦｉｎＦＥＴを備えた半導体素子の製造方法を説明するための断面図である。 本発明の実施形態に係るＦｉｎＦＥＴを備えた半導体素子の製造方法を説明するための断面図である。
符号の説明
２１ 半導体基板
２２ フィールド酸化膜
２３ アクティブ領域
２４Ａ 炭素系ハードマスクパターン
２５Ａ 酸化物系ハードマスクパターン
２６Ａ シリコン系ハードマスクパターン
２７ 第１フォトレジストパターン
２８ 第２フォトレジストパターン
２９Ｂ フィンアクティブ領域パターン
３０ ゲート絶縁膜
３１ Ｐ型ポリシリコン
３１Ａ Ｎ型ポリシリコン

Claims (24)

  1. 半導体基板に、アクティブ領域を画定する素子分離膜を形成するステップと、
    前記アクティブ領域のうち、アクティブ領域パターンが形成される領域を露出させ、該アクティブ領域パターンが形成されるこれらの領域間の前記素子分離膜を覆うハードマスクパターンを形成するステップと、
    該ハードマスクパターンをエッチングバリアとして、露出された前記領域の素子分離膜に選択的にリセスを形成し、前記アクティブ領域パターンを形成するステップと、
    前記ハードマスクパターンを除去するステップと、
    前記アクティブ領域パターンが形成された前記半導体基板上にゲート絶縁膜を形成するステップと、
    該ゲート絶縁膜上に、少なくとも前記アクティブ領域パターンを覆うゲート電極を形成するステップと
    を含むことを特徴とする半導体素子の製造方法。
  2. 前記アクティブ領域パターンが、フィンアクティブ領域パターンを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記ハードマスクパターンの一部が、
    相互に隣接する前記アクティブ領域の対向する端部と、これらの端部間の素子分離膜とを覆う形状に形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 前記ハードマスクパターンを形成する前記ステップが、三層構造のハードマスクパターンを形成するステップであることを特徴とする請求項３に記載の半導体素子の製造方法。
  5. 前記三層構造のハードマスクパターンを形成する前記ステップが、
    炭素系ハードマスクと酸化物系ハードマスクとを順次形成するステップと、
    該酸化物系ハードマスク上に、直線状パターンのシリコン系ハードマスクパターンを形成するステップと、
    該シリコン系ハードマスクパターン上に、相互に隣接する前記アクティブ領域の対向する端部と、これらの端部間の素子分離膜とを覆う島状のマスクパターンを形成するステップと、
    該島状のマスクパターン及び前記シリコン系ハードマスクパターンをエッチングバリアとして、前記酸化物系ハードマスクと前記炭素系ハードマスクとを順次エッチングするステップと
    を含むことを特徴とする請求項４に記載の半導体素子の製造方法。
  6. 前記シリコン系ハードマスクパターンを形成する前記ステップが、
    前記酸化物系ハードマスク上にシリコン系ハードマスクを形成するステップと、
    該シリコン系ハードマスク上に、直線状パターンのリセスマスクを形成するステップと、
    直線状パターンの該リセスマスクをエッチングバリアとして、前記シリコン系ハードマスクをエッチングし、前記シリコン系ハードマスクパターンを形成するステップと、
    前記リセスマスクを除去するステップと
    を含むことを特徴とする請求項５に記載の半導体素子の製造方法。
  7. 前記炭素系ハードマスクが、非晶質炭素で形成されることを特徴とする請求項５に記載の半導体素子の製造方法。
  8. 前記炭素系ハードマスクが、１０００Å〜２０００Åの範囲の厚さに形成されることを特徴とする請求項７に記載の半導体素子の製造方法。
  9. 前記炭素系ハードマスクと前記半導体基板との間に、１００Å未満の厚さの酸化膜をさらに形成することを特徴とする請求項５に記載の半導体素子の製造方法。
  10. 前記酸化物系ハードマスクが、シリコン酸窒化物又はシリコン酸化物で形成されることを特徴とする請求項５に記載の半導体素子の製造方法。
  11. 前記酸化物系ハードマスクが、２００Å〜６００Åの範囲の厚さに形成されることを特徴とする請求項１０に記載の半導体素子の製造方法。
  12. 前記シリコン系ハードマスクが、非晶質シリコン又は多結晶シリコンで形成されることを特徴とする請求項５に記載の半導体素子の製造方法。
  13. 前記シリコン系ハードマスクが、２００Å〜４００Åの範囲の厚さに形成されることを特徴とする請求項１２に記載の半導体素子の製造方法。
  14. 前記ゲート絶縁膜が、窒化絶縁物で形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
  15. 前記窒化絶縁物が、ＳｉＯＮ又はＨｆＳｉＯＮであることを特徴とする請求項１４に記載の半導体素子の製造方法。
  16. 前記ゲート電極が、Ｐ型不純物がドープされたポリシリコンで形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
  17. 前記Ｐ型不純物が、ホウ素であることを特徴とする請求項１６に記載の半導体素子の製造方法。
  18. 前記ホウ素の濃度が、１０１９ａｔｏｍｓ／ｃｍ３〜１０２１ａｔｏｍｓ／ｃｍ３の範囲の値であることを特徴とする請求項１７に記載の半導体素子の製造方法。
  19. 前記ポリシリコンが、５００Å〜１５００Åの範囲の厚さに形成されることを特徴とする請求項１６に記載の半導体素子の製造方法。
  20. 前記半導体基板において、前記フィンアクティブ領域パターンが形成されるセル領域と、平面状のアクティブ領域が形成される周辺回路領域とが画定され、
    前記ゲート電極を形成する前記ステップが、
    Ｐ型不純物がドープされたＰ型ポリシリコンを形成するステップと、
    前記周辺回路領域の前記Ｐ型ポリシリコンの一部にＮ型不純物をドープするステップと
    を含むことを特徴とする請求項１〜１５のいずれか１項に記載の半導体素子の製造方法。
  21. 前記周辺回路領域が第１のＮＭＯＳ領域とＰＭＯＳ領域とに区分され、
    前記セル領域が第２のＮＭＯＳ領域であり、
    前記第１のＮＭＯＳ領域の前記Ｐ型ポリシリコンに前記Ｎ型不純物がドープされることを特徴とする請求項２０に記載の半導体素子の製造方法。
  22. 前記Ｐ型不純物がホウ素であり、前記Ｎ型不純物がリン（Ｐｈｏｓｐｈｏｒｕｓ）であることを特徴とする請求項２１に記載の半導体素子の製造方法。
  23. 前記ホウ素の濃度が、１０１９ａｔｏｍｓ／ｃｍ３〜１０２１ａｔｏｍｓ／ｃｍ３の範囲の値であることを特徴とする請求項２２に記載の半導体素子の製造方法。
  24. 前記Ｐ型ポリシリコンが、５００Å〜１５００Åの範囲の厚さに形成されることを特徴とする請求項２０に記載の半導体素子の製造方法。
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