KR20080088923A - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 셀 할로 이온주입 공정시 감광막 잔유물(scum)에 의한 리프레쉬 특성 및 문턱전압 변화를 방지하기 위해, 비트라인 콘택 예정영역과 저장전극 콘택 예정영역에 서로 다른 타입의 물질층을 포함하는 상승된(Elevated) 소스/드레인 구조를 형성함으로써 셀 할로 이온주입용 감광막 패턴을 형성할 필요가 없어 감광막 잔유물(scum)이 발생하는 현상을 방지할 수 있는 기술이다.
셀 할로, 상승된 소스/드레인
Description
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 반도체 소자의 트랜지스터 제조방법에 관한 기술이다.
최근에 반도체 소자가 고집적화됨에 따라 유효채널길이가 감소하게 되고, 이로 인해 문턱전압이 감소하는 문제가 있다. 이를 개선하기 위해 셀 할로 이온주입(Cell Halo Implant) 공정을 수행하고 있다.
셀 할로 이온주입 공정이란 반도체 기판의 저장전극 콘택 영역은 덮고, 비트라인 콘택 영역만을 노출시킨 후에 보론(B)과 같은 반대 도전형의 불순물이온을 주입시키는 방법으로서, 문턱전압을 상향시키면서 리프레시 특성도 열화시키지 않는 효과를 나타내는 것으로 잘 알려져 있다.
그러나, 반도체 소자가 고집적화 되면서 게이트 사이의 간격은 감소하고 있 는 반면에 게이트의 높이는 그대로 유지되거나 오히려 더 높아지므로, 비트라인 콘택부를 노출시키는 셀 할로 이온 주입용 감광막 패턴 형성 공정에서 노광 및 현상 공정이 정상적으로 수행되지 않아 비트라인 콘택 영역에 감광막 잔류물(scum)이 남는 현상이 발생하고 있다.
이러한 현상은 후속 셀 할로 이온주입공정에서 불필요한 이온주입을 유발하여 기판 농도를 변화시키게 되고, 이후 리프레쉬 특성 및 문턱전압등의 변화를 유발하여 셀 특성을 저하시키는 문제점이 있다.
본 발명은 셀 할로 이온주입 공정시 감광막 잔유물(scum)에 의한 리프레쉬 특성 및 문턱전압 변화를 방지할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 제조방법은,
활성영역 상부에 리세스 게이트를 형성하고, 상기 리세스 게이트 측벽에 스페이서를 형성하는 단계와,
상기 스페이서에 의해 노출된 상기 활성영역 상부에 제 1 에피택셜 성장층을 형성하는 단계와,
상기 제 1 에피택셜 성장층 상부에 제 1 불순물을 포함하는 제 2 에피택셜 성장층을 형성하는 단계와,
상기 제 2 에피택셜 성장층 상부에 상기 제 1 불순물과 반대 타입의 제 2 불 순물을 포함하는 제 3 에피택셜 성장층을 형성하는 단계와,
전체 표면 상부에 층간절연막을 형성하고, 상기 층간절연막을 선택적으로 식각하여 저장전극 콘택홀 및 비트라인 콘택홀을 형성하는 단계와,
상기 저장전극 콘택홀 및 상기 비트라인 콘택홀에 도전막을 매립하여 저장전극 콘택플러그 및 비트라인 콘택플러그를 형성하는 단계와,
상기 저장전극 콘택플러그를 노출시킨 상태에서 상기 제 2 불순물을 이온주입하는 단계
를 포함하는 것을 특징으로 한다.
그리고, 본 발명에 따른 반도체 소자의 제조방법에 있어서,
상기 제 1 에피택셜 성장층 및 상기 제 3 에피택셜 성장층은 각각 10~60nm의 두께로 형성하는 것과,
상기 제 2 에피택셜 성장층은 실리콘(Si)층과 게르마늄 실리콘(SiGe)층 및 이들의 적층구조 중 선택된 어느 하나를 0.2~30nm의 두께로 형성하는 것과,
상기 제 1 불순물은 P형이고, 상기 제 2 불순물을 N형인 것을 특징으로 한다.
그리고, 본 발명에 따른 반도체 소자는
활성영역 상부에 형성된 리세스 게이트와,
상기 리세스 게이트 측벽에 형성된 스페이서와,
비트라인 콘택 예정영역과 저장전극 콘택 예정영역의 상기 활성영역 상부에 형성되되, 서로 다른 타입의 물질층을 포함하는 상승된(Elevated) 소스/드레인과,
상기 상승된 소스/드레인과 접속된 비트라인 콘택플러그 및 저장전극 콘택플러그
를 포함하는 것을 특징으로 한다.
그리고, 본 발명에 따른 반도체 소자에 있어서,
상기 상승된 소스/드레인은 제 1, 제 2 및 제 3 에피택셜 성장층의 적층구조인 것과,
상기 제 1 에피택셜 성장층 및 상기 제 3 에피택셜 성장층은 각각 10~60nm의 두께로 형성하는 것과,
상기 제 2 에피택셜 성장층은 실리콘(Si)층과 게르마늄 실리콘(SiGe)층 및 이들의 적층구조 중 선택된 어느 하나를 0.2~30nm의 두께로 형성하는 것과,
상기 비트라인 콘택 예정영역의 상기 상승된 소스/드레인은 P타입 물질층을 포함하고, 상기 저장전극 콘택 예정영역의 상기 상승된 소스/드레인은 N타입 물질층을 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 패드 산화막(미도시), 패드 질화막(미도시)을 형성한다.
그 다음, 소자분리 예정영역을 정의하는 마스크를 이용한 사진 식각공정으로 상기 패드 질화막, 상기 패드 산화막을 식각하여 패드 질화막 패턴(미도시), 패드 산화막 패턴(미도시)을 형성한다.
그 다음, 상기 패드 질화막 패턴 및 상기 패드 산화막 패턴을 식각마스크로 상기 반도체 기판(10)을 소정깊이 식각하여 소자분리용 트렌치(미도시)를 형성한다.
그 다음, 상기 소자분리용 트렌치를 포함한 전체 표면 상부에 절연막(미도시)을 형성한다.
이때, 상기 절연막은 고밀도 플라즈마(HDP; High Density Plasma) 산화막으로 형성하는 것이 바람직하다.
그 다음, 상기 패드 질화막 패턴이 노출될 때까지 평탄화 공정을 수행한다.
그 다음, 상기 패드 질화막 패턴 및 상기 패드 산화막 패턴을 제거하여 소자분리막(12)을 형성함으로써 활성영역(14)을 정의한다.
그 다음, 리세스 마스크를 이용한 사진 식각공정으로 상기 반도체 기판(10)을 소정깊이 식각하여 리세스(미도시)를 형성한다.
여기서, 상기 리세스 마스크는 게이트 예정영역을 노출시키는 형태로 형성하는 것이 바람직하다.
그 다음, 상기 리세스 측벽에 게이트 산화막(16)을 형성하고, 상기 게이트 산화막(16) 상부에 리세스 게이트(18)를 형성한다.
이때, 상기 리세스 게이트(18) 사이의 상기 반도체 기판(10)에는 저장전극 콘택플러그가 형성될 저장전극 콘택 예정영역(20)과 비트라인 콘택플러그가 형성될 비트라인 콘택 예정영역(22)이 정의된다.
그리고, 상기 리세스 게이트(18)는 게이트 폴리실리콘층, 게이트 전극층 및 게이트 하드마스크층의 적층 구조로 형성하는 것이 바람직하다.
그 다음, 상기 리세스 게이트(18) 상부와 측면에 스페이서(24)를 형성한다.
이때, 상기 스페이서(24)는 후속 불순물 주입 공정 및 식각 공정 등에 대한 배리어막의 역할을 하기 위한 것으로, 질화막으로 형성하는 것이 바람직하다.
도 1b를 참조하면, 선택적 에피택셜 성장(SEG; Selective Epitaxial Growth) 방법으로 노출된 상기 활성영역(14) 상부에 제 1 에피택셜 실리콘층(26)을 형성한다.
이때, 상기 제 1 에피택셜 실리콘층(26)은 10~60nm의 두께로 형성하는 것이 바람직하다.
여기서, 선택적 에피택셜 성장방법은 기판의 표면에 실리콘(Si)을 가지고 있는 기체를 흘려주거나 또는, 분자빔 형태로 인입시켜서 선택적으로 활성영역 표면에는 실리콘을 성장시키고, 소자분리막 위에는 실리콘이 성장하지 않도록 하는 방법으로, 실리콘에 대한 선택성을 이용하여 원하는 소자의 특성을 저해하지 않고 공정을 진행하기 위한 것이다.
도 1c를 참조하면, 상기 제 1 에피택셜 실리콘층(26) 상부에 제 2 에피택셜 실리콘층(28)을 형성한다.
이때, 상기 제 2 에피택셜 성장층(28)은 실리콘(Si)층과 게르마늄 실리콘(SiGe)층 및 이들의 적층구조중 선택된 어느 하나를 0.2~30nm의 두께로 형성하는 것이 바람직하다.
여기서, 상기 제 2 에피택셜 성장층(28)을 게르마늄 실리콘(SiGe)층으로 형성하는 경우는 후속 열공정에 의한 P형 불순물의 확산을 방지할 수 있다.
그리고, 상기 제 2 에피택셜 성장층(28)은 P형 불순물, 예컨대 B, Al, Ga, In 및 이들의 조합 중 선택된 어느 하나를 포함하는 첨가가스를 이용하여 P형 불순물을 도핑하며 성장시키는 것이 바람직하며, P형 불순물의 농도를 조절하여 문턱전압을 제어할 수 있다.
도 1d를 참조하면, 상기 제 2 에피택셜 성장층(28) 상부에 제 3 에피택셜 성장층(30)을 형성한다.
이때, 상기 제 3 에피택셜 성장층(30)은 10~60nm 두께로 형성하는 것이 바람직하며, N형 불순물, 예컨대 P, As, Sb 및 이들의 조합 중 선택된 어느 하나를 포함하는 첨가가스를 이용하여 N형 불순물을 도핑하며 성장시키는 것이 바람직하다.
도 1e를 참조하면, 전체 표면 상부에 층간절연막(미도시)을 형성하고, 저장전극 콘택 및 비트라인 콘택 마스크를 이용한 사진 식각공정으로 상기 층간절연막을 식각하여 상기 제 3 에피택셜 성장층(30)을 노출시키는 저장전극 콘택홀(미도시) 및 비트라인 콘택홀(미도시)을 형성한다.
그 다음, 상기 저장전극 콘택홀 및 비트라인 콘택홀을 포함한 상기 층간절연막 상부에 도전막(32)을 형성한다.
도 1f를 참조하면, 상기 도전막(32) 상부에 저장전극 콘택 예정영역을 노출시키는 감광막 패턴(34)을 형성한다.
그 다음, 상기 감광막 패턴(34)을 이온주입 마스크로 상기 도전막(32)에 N+형 불순물을 이온주입한다.
이때, 저장전극 콘택 예정영역의 상기 제 2 에피택셜 성장층(28)에는 P형 불순물이 도핑되어 있는 상태이기 때문에, 도핑된 P형 불순물과 주입된 N+형 불순물이 카운트 도핑(count doping) 된다. 이로 인해, 후속 공정에서 형성될 저장전극 콘택플러그의 셀 접촉저항을 감소시킬 수 있다.
그 다음, 상기 감광막 패턴(34)을 제거하고, 평탄화 공정을 수행하여 저장전극 콘택플러그(미도시) 및 비트라인 콘택플러그(미도시)를 완성한다.
즉, 상기 제 1, 제 2 및 제 3 에피택셜 성장층(26, 28, 30)이 상승된(Elevated) 소스/드레인 구조를 형성함으로써 유효채널길이를 증가시킬 수 있고, 비트라인 콘택 예정영역에 P형 불순물이 첨가된 제 2 에피택셜 성장층(28)을 형성함으로써 종래 셀 할로 이온주입 공정에서의 감광막 잔유물(scum) 없이 리프레쉬 및 문턱전압 특성을 향상시킬 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 소자 및 그 제조방법은 비트라인 콘택 예정영역과 저장전극 콘택 예정영역에 서로 다른 타입의 물질층을 포함하는 상승된(Elevated) 소스/드레인 구조를 형성함으로써 셀 할로 이온주입용 감광막 패턴을 형성할 필요가 없어 감광막 잔유물(scum)이 발생하는 현상을 방지할 수 있는 효과를 제공한다.
그리고, 본 발명은 선택적 에피택셜 성장방법으로 상승된 소스/드레인 구조 를 형성함으로써 에피택셜 실리콘층의 두께 및 이온주입 농도 조절을 통해 유효채널길이를 증가시킬 수 있고, 문턱전압을 용이하게 조절할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (9)
- 활성영역 상부에 리세스 게이트를 형성하고, 상기 리세스 게이트 측벽에 스페이서를 형성하는 단계;상기 스페이서에 의해 노출된 상기 활성영역 상부에 제 1 에피택셜 성장층을 형성하는 단계;상기 제 1 에피택셜 성장층 상부에 제 1 불순물을 포함하는 제 2 에피택셜 성장층을 형성하는 단계;상기 제 2 에피택셜 성장층 상부에 상기 제 1 불순물과 반대 타입의 제 2 불순물을 포함하는 제 3 에피택셜 성장층을 형성하는 단계;전체 표면 상부에 층간절연막을 형성하고, 상기 층간절연막을 선택적으로 식각하여 저장전극 콘택홀 및 비트라인 콘택홀을 형성하는 단계;상기 저장전극 콘택홀 및 상기 비트라인 콘택홀에 도전막을 매립하여 저장전극 콘택플러그 및 비트라인 콘택플러그를 형성하는 단계; 및상기 저장전극 콘택플러그를 노출시킨 상태에서 상기 제 2 불순물을 이온주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 에피택셜 성장층 및 상기 제 3 에피택셜 성장층은 각각 10~60nm의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방 법.
- 제 1 항에 있어서, 상기 제 2 에피택셜 성장층은 실리콘(Si)층과 게르마늄 실리콘(SiGe)층 및 이들의 적층구조 중 선택된 어느 하나를 0.2~30nm의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 불순물은 P형이고, 상기 제 2 불순물을 N형인 것을 특징으로 하는 반도체 소자의 제조방법.
- 활성영역 상부에 형성된 리세스 게이트;상기 리세스 게이트 측벽에 형성된 스페이서;비트라인 콘택 예정영역과 저장전극 콘택 예정영역의 상기 활성영역 상부에 형성되되, 서로 다른 타입의 물질층을 포함하는 상승된(Elevated) 소스/드레인; 및상기 상승된 소스/드레인과 접속된 비트라인 콘택플러그 및 저장전극 콘택플러그를 포함하는 것을 특징으로 하는 반도체 소자.
- 제 5 항에 있어서, 상기 상승된 소스/드레인은 제 1, 제 2 및 제 3 에피택셜 성장층의 적층구조인 것을 특징으로 하는 반도체 소자.
- 제 6 항에 있어서, 상기 제 1 에피택셜 성장층 및 상기 제 3 에피택셜 성장층은 각각 10~60nm의 두께로 형성하는 것을 특징으로 하는 반도체 소자.
- 제 6 항에 있어서, 상기 제 2 에피택셜 성장층은 실리콘(Si)층과 게르마늄 실리콘(SiGe)층 및 이들의 적층구조 중 선택된 어느 하나를 0.2~30nm의 두께로 형성하는 것을 특징으로 하는 반도체 소자.
- 제 5 항에 있어서, 상기 비트라인 콘택 예정영역의 상기 상승된 소스/드레인은 P타입 물질층을 포함하고, 상기 저장전극 콘택 예정영역의 상기 상승된 소스/드레인은 N타입 물질층을 포함하는 것을 특징으로 하는 반도체 소자.
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|---|---|---|---|---|
| KR101336158B1 (ko) * | 2013-07-11 | 2013-12-11 | 이준동 | 전자부품 테이핑 장치 |
| US8987118B2 (en) | 2012-11-07 | 2015-03-24 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device |
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2007
- 2007-03-30 KR KR1020070031809A patent/KR20080088923A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8987118B2 (en) | 2012-11-07 | 2015-03-24 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device |
| KR101336158B1 (ko) * | 2013-07-11 | 2013-12-11 | 이준동 | 전자부품 테이핑 장치 |
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