KR100905168B1 - 반도체 소자 및 그의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 반도체 소자가 고집적화되면서 게이트 문턱전압이 감소하고, 핀 셀 형성을 위한 공정 마진이 감소되어 게이트의 전기적 특성이 저하되는 문제를 해결하기 위하여, 리세스 게이트 영역 및 핀 셀 구조의 게이트를 형성하되, 소스/드레인 영역을 형성하기 이전에 비트라인 콘택 예정 영역의 활성영역 상부에 선택적 에피택셜 성장층(Selective Epitaxial Growth; SEG)을 형성한 후 비대칭 구조의 소스/드레인 영역을 형성함으로써, 게이트 채널 길이를 용이하게 확장시킬 수 있고, 이에 따른 게이트 문턱전압의 증가 효과를 유지하면서, 게이트 채널 면적을 동시에 증가시켜 게이트의 전기적 특성을 향상시킬 수 있도록 하는 발명에 관한 것이다.
Description
도 1은 종래 기술에 따른 반도체 소자를 도시한 평면도.
도 2는 종래 기술에 따른 반도체 소자 및 그의 형성 방법을 도시한 단면도.
도 3은 본 발명에 따른 반도체 소자를 도시한 평면도.
도 4는 본 발명에 따른 반도체 소자를 도시한 단면도.
도 5a 내지 도 5d는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 반도체 소자가 고집적화되면서 게이트 문턱전압이 감소하고, 핀 셀 형성을 위한 공정 마진이 감소되어 게이트의 전기적 특성이 저하되는 문제를 해결하기 위하여, 리세스 게이트 영역 및 핀 셀 구조의 게이트를 형성하되, 소스/드레인 영역을 형성하기 이전에 비트라인 콘택 예정 영역의 활성영역 상부에 선택적 에피택셜 성장층(Selective Epitaxial Growth; SEG)을 형성한 후 비대칭 구조의 소스/드레인 영역을 형성함으 로써, 게이트 채널 길이를 용이하게 확장시킬 수 있고, 이에 따른 게이트 문턱전압의 증가 효과를 유지하면서, 게이트 채널 면적을 동시에 증가시켜 게이트의 전기적 특성을 향상시킬 수 있도록 하는 발명에 관한 것이다.
반도체 소자가 고집적화됨에 따라 활성영역 및 소자분리막을 형성하는 공정마진이 감소하게 되었다. 또한, 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되는 문제인 단채널효과(Short Channel Effect)가 발생하였다. 단채널효과는 게이트 문턱전압을 감소시키고 게이트 전류 구동 능력을 감소시킨다. 따라서 전류 구동 능력을 향상시키기 위한 방법으로 핀(Fin) 형 활성영역을 형성하여 게이트 채널 면적을 증가시키는 방법이 사용되고 있다.
도 1은 종래 기술에 따른 반도체 소자를 도시한 평면도이다.
도 1을 참조하면, 반도체 기판(10)에 활성영역(20) 및 소자분리막(30)이 구비된다.
다음에는, 게이트 예정 영역과 중첩되는 활성영역(20)이 식각되어 구비되는 리세스 게이트 영역(미도시) 및 게이트 예정 영역과 중첩되는 소자분리막(30)이 식각되어 구비되는 핀 셀 형성을 위한 트렌치(미도시)가 구비된다.
도 2는 종래 기술에 따른 반도체 소자 및 그의 형성 방법을 도시한 단면도로, 도 2의 (i)은 상기 도 1의 XX'방향에 따른 단면을 도시한 것이고, 도 2의 (ii)는 YY'방향에 따른 단면을 도시한 것이다.
도 2를 참조하면, 반도체 기판(10)에 소자분리막(30) 및 활성영역(20)을 형성한 다음 게이트 예정 영역을 노출시키는 마스크를 이용한 부분식각 공정으로 활 성영역(20) 부분 식각하여 리세스 게이트 영역(40)을 형성하고, 게이트 예정 영역과 중첩되는 소자분리막(30)을 식각하여 핀 셀(Fin Cell) 형성을 위한 트렌치(45)를 형성한다.
다음에는, 리세스 게이트 영역(40) 및 핀 셀 형성용 트렌치(45)를 매립하는 게이트 산화막(50), 게이트 폴리실리콘층(52), 게이트 금속층(54) 및 게이트 하드마스크층 패턴(56)으로 구비되는 게이트(60)를 형성한다.
그 다음에는, 게이트(60) 사이의 활성영역(20)에 소스/드레인 영역(70)을 형성한다.
여기서, 도 2의 (i)을 참조하면 리세스 게이트 영역에 의해서 게이트 채널 길이를 확장시키고 이에 따른 게이트 문턱전압의 상승 효과를 기대할 수 있으나, 리세스 게이트 영역을 형성하는 공정 마진이 점점 감소하고 있어 이에는 한계가 있는 실정이다. 또한, 도 2의 (ii)를 참조할 때 핀 셀(25)에 의해서 게이트 채널 면적이 증가하므로 게이트의 전류 구동 능력 증가 및 리프레쉬(Refresh) 특성 향상의 효과를 기대할 수 있으나, 핀 셀(25)의 경우 깊어지는 리세스 게이트 영역에 따라서 소스/드레인 영역(70)의 불순물 이온 주입 농도도 증가시켜야 하므로 그에 따라 채널 길이가 감소되는 문제가 있다. 이 경우 셀 할로(C-Halo) 이온 주입 공정을 수행하여 비트라인 콘택 예정 영역의 불순물 이온 농도를 강제로 증가시켜서 채널 길이를 증가시키는 방법을 실시해야 한다. 그러나, 셀 할로 이온 주입 공정은 공정이 복잡하고 이온 주입을 위한 마스크가 쓰러지는 문제가 발생하여 공정 마진이 감소되고 반도체 소자를 형성하는 수율 및 신뢰성이 감소하는 문제가 있다.
상기 문제점을 해결하기 위하여, 본 발명은 리세스 게이트 영역 및 핀 셀 구조의 게이트를 형성하고, 소스/드레인 영역을 형성하기 이전에 비트라인 콘택 예정 영역의 활성영역에 에피택셜 성장층을 더 형성함으로써, 게이트 채널 길이를 용이하게 확장시킬 수 있고, 이에 따른 게이트 문턱 전압의 증가 효과를 유지하면서, 게이트 채널 면적을 동시에 증가시켜 게이트의 전기적 특성을 향상시킬 수 있는 반도체 소자 및 그의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자는
활성영역 및 소자분리막이 형성된 반도체 기판과,
게이트 예정 영역과 중첩되는 상기 활성영역에 구비되는 리세스 게이트 영역과,
게이트 예정 영역과 중첩되는 상기 소자분리막을 식각하여 형성하는 핀 셀(Fin Cell) 형성용 트렌치와,
상기 리세스 게이트 영역 및 상기 핀 셀 형성용 트렌치 상부의 게이트 예정 영역에 구비되는 게이트와,
상기 활성영역의 비트라인 콘택 예정 영역에만 구비되는 에피택셜 성장층 및
상기 게이트 사이의 활성영역에 비대칭 높이의 소스/드레인 영역을 형성하되, 상기 에피택셜 성장층에 의하여 비대칭적인 높이로 형성된 것을 특징으로 한다.
여기서, 상기 리세스 게이트 영역의 깊이는 500 ~ 2000Å인 것을 특징으로 하고, 상기 트렌치는 상기 리세스 게이트 영역의 깊이보다 300 ~ 1000Å 더 깊게 형성하는 것을 특징으로 하고, 상기 에피택셜 성장층의 두께는 100 ~ 1500Å인 것을 특징으로 하고, 상기 소스/드레인 영역은 표면으로 부터 100 ~ 1500Å의 깊이에 구비되는 것을 특징으로 하고, 상기 게이트는 P+ 게이트 폴리실리콘 전극 또는 N+ 게이트 폴리실리콘 전극을 포함하는 것을 특징으로 한다.
아울러, 본 발명에 따른 반도체 소자의 형성 방법은
반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계와,
게이트 예정 영역과 중첩되는 상기 활성영역을 식각하여 리세스 게이트 영역을 형성하는 단계와,
게이트 예정 영역과 중첩되는 상기 소자분리막을 상기 리세스 게이트 영역의 깊이보다 더 깊게 식각하여 핀 셀(Fin Cell) 형성용 트렌치를 형성하는 단계와,
상기 리세스 게이트 영역 및 상기 핀 셀 형성용 트렌치 상부에 게이트를 형성하는 단계와,
상기 게이트에 의해서 노출되는 활성영역 중 비트라인 콘택 예정 영역에만 선택적 에피택셜 성장(Selective Epitaxial Growth) 공정을 수행하여 에피택셜 성장층을 형성하는 단계 및
상기 에피택셜 성장층 및 상기 게이트에 의해서 노출되는 활성영역에 불순물 이온을 주입하여 비대칭 형태의 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 리세스 게이트 영역의 식각 깊이는 500 ~ 2000Å인 것을 특징으로 하고, 상기 트렌치는 상기 리세스 게이트 영역의 깊이보다 300 ~ 1000Å 더 깊게 형성하는 것을 특징으로 하고, 상기 에피택셜 성장층의 두께는 100 ~ 1500Å인 것을 특징으로 하고, 상기 소스/드레인 영역의 두께는 100 ~ 1500Å인 것을 특징으로 하고, 상기 게이트는 P+ 게이트 폴리실리콘 전극 또는 N+ 게이트 폴리실리콘 전극을 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자 및 그의 형성 방법에 관하여 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 소자를 도시한 평면도이다.
도 3을 참조하면, 반도체 기판(100) 상에 바(Bar) 형 활성영역(120)을 정의하는 소자분리막(130)이 구비되며, 바 형 활성영역(120)과 수직하게 형성되며 활성영역(120)을 삼등분하는 게이트(160)가 구비된다.
여기서, 게이트(160)와 중첩되는 활성영역(120) 부분에는 리세스 게이트 영역 또는 벌브형 리세스 게이트 영역이 형성될 수 있으며, 게이트(160)와 중첩되는 소자분리막(130) 부분에는 핀 셀(Fin Cell) 형성용 트렌치가 구비된다.
그리고, 게이트(160)에 의해서 노출되는 활성영역(120) 중 비트라인 콘택 예정 영역의 상부에는 에피택셜 성장층(170)이 구비된다. 다음에는, 에피택셜 성장층(170) 및 게이트에 의해서 노출되는 활성영역(120)에 소스/드레인 영역이 형성된다.
여기서, 게이트(160)의 전극층으로 사용되는 폴리실리콘층은 P+형 이나 N+형 폴리실리콘으로 구비될 수 있다. 소스/드레인 영역에는 N형 불순물 이온이 주입되어 있을 경우 게이트(160)에 포함된 폴리실리콘층 패턴에는 P형 불순물 이온이 주입된다. 이는 서로 반대되는 성질을 갖는 P형 불순물 및 N형 불순물에 의한 일 함수(Work Function)의 차이로 인하여 문턱전압(Vt)을 증가시키는 효과를 얻을 수 있다. 그러나 이 경우 핀 셀의 효과가 감소되어 전류 구동 능력이 저하될 수 있으므로 셀 할로(C-Halo) 이온 주입 영역과 같이 비트라인 콘택 예정 영역에 불순물 이온을 주입하는 공정을 추가로 수행하여야 한다.
본 발명에서는 비트라인 콘택 예정 영역에만 선택적으로 에피택셜 성장층(170)을 더 형성함으로써, 리세스 게이트 영역 및 핀 셀 형성용 트렌치를 형성하는 공정 마진을 증가시킬 수 있고, 소스/드레인 영역에 주입되는 불순물 농도를 조절하지 않고도 게이트의 리프레쉬 특성 및 전기적 특성을 향상시킬 수 있다.
도 4는 본 발명에 따른 반도체 소자를 도시한 단면도이다. 여기서, 도 4의 (i)은 상기 도 3의 XX' 방향을 따른 단면을 도시한 것이며, 도 4의 (ii)는 상기 도 3의 YY' 방향을 따른 단면을 도시한 것이다.
도 4를 참조하면, 활성영역(120) 및 소자분리막(130)이 형성된 반도체 기판(100)이 구비된다. 다음에는, 게이트(160) 중첩되는 활성영역(120)에 리세스 게이트 영역(140)이 구비되고, 게이트(160)와 중첩되는 소자분리막(130)이 식각된 핀 셀(Fin Cell) 형성용 트렌치(145)가 구비된다.
그 다음에는, 리세스 게이트 영역(140) 및 핀 셀 형성용 트렌치(145) 상부에 게이트(160)가 구비된다. 이때, 게이트(160)는 게이트 산화막(150), 게이트 폴리실 리콘층(152), 게이트 금속층(154) 및 게이트 하드마스크층(156)의 적층 구조로 구비되며, 그 측벽에 게이트 스페이서(158)가 구비된다.
그 다음에는, 게이트(160)에 의해서 노출되는 활성영역 중 비트라인 콘택 예정 영역에만 선택적 에피택셜 성장층(SEG)(170)이 구비된다.
그 다음에는, 선택적 에피택셜 성장층(170) 및 게이트 사이의 활성영역에 소스/드레인 영역(180)을 형성한다. 이때, 에피택셜 성장층에 의하여 비트라인 콘택 예정 영역에 형성되는 소스/드레인 영역(180a)과 저장전극 콘택 예정 영역에 형성되는 소스/드레인 영역(180)은 비대칭적인 높이로 형성된다. 이와 같이 비대칭적인 높이로 형성될 경우 두 소스/드레인 영역의 높이 차이만큼 채널 길이가 증가되는 효과를 얻을 수 있다.
여기서, 리세스 게이트 영역(140)의 깊이(R)가 500 ~ 2000Å으로 형성될 경우, 핀 셀 형성용 트렌치(145)의 깊이(F)는 리세스 게이트 영역(145)의 깊이보다 300 ~ 1000Å 더 깊게 형성하는 것이 바람직하다.(도 4의 (ii) 참조)
또한, 선택적 에피택셜 성장층(170)의 두께는 100 ~ 1500Å으로 형성하고, 소스/드레인 영역(180)의 두께는 100 ~ 1500Å으로 형성하는 것이 바람직하다.
도 5a 내지 도 5d는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 5a를 참조하면, 반도체 기판(100)에 활성영역(120)을 정의하는 소자분리막(130)을 형성한다. 이때, 소자분리막(130)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성하고, HDP(High Density Plasma) 산화막을 이용하여 형성하는 것이 바람직하다.
다음에는, 후속의 공정에서 반도체 기판(100) 상부에 게이트가 형성되는 영역인 게이트 예정 영역(도 3의 게이트(160)부분 참조)과 중첩되는 활성영역(120) 부분을 소정 깊이 식각하여 리세스 게이트 영역(140)을 형성한다. 이때, 리세스 게이트 영역(140)은 게이트 예정 영역을 노출시키는 마스크를 이용한 식각 공정으로 활성영역(120)을 구성하는 실리콘만 선택적으로 식각하여 형성한다.
그 다음에는, 게이트 예정 영역을 노출시키는 마스크를 이용한 식각 공정을 수행하되, 소자분리막(130)을 구성하는 산화막만 석택적으로 식각하는 선택 식각 공정을 수행하여 핀 형 활성영역 형성용 트렌치(145)를 형성한다. 이때, 트렌치(145)는 리세스 게이트 영역(140)의 깊이보다 300 ~ 1000Å 더 깊게 형성하는 것이 바람직하고, 리세스 게이트 영역(140) 하부의 에지부분이 일부 식각되어 활성영역(120)의 라운딩된 핀 셀(125)이 된다.(도 4의 (ii) 참조)
그 다음에는, 리세스 게이트 영역(140)을 포함하는 게이트 예정 영역에 게이트 산화막(150), 게이트 폴리실리콘층(152), 게이트 금속층(154) 및 게이트 하드마스크층(156) 패턴의 적층 구조로 구비되는 게이트(160)를 형성한다. 이때, 게이트 폴리실리콘층(152)은 P형 불순물 이온이 주입된 폴리실리콘을 사용하는 것이 바람직하다. 이는 후속 공정에서 N형 불순물에 의해 형성되는 소스/드레인 영역에 대한 일 함수(Work Function)의 차이를 증가시켜 문턱전압(Vt)을 증가시키는 효과를 얻을 수 있기 때문이다.
그 다음에는, 게이트(160)를 포함하는 반도체 기판(100) 전면에 측벽에 스페 이서 형성용 질화막(158a)을 형성한다.
도 5b를 참조하면, 게이트(160)를 포함하는 반도체 기판(100) 전면에 비트라인 콘택 예정영역을 노출시키는 마스크 패턴(165)을 형성한다. 이때, 마스크 패턴(165)은 층간절연막 또는 감광막을 이용하여 형성할 수 있다.
다음에는, 마스크 패턴(165)을 이용한 식각 공정으로 비트라인 콘택 예정 영역의 활성영역(120) 상부에 잔류하는 질화막(158a)을 제거한다.
도 5c를 참조하면, 상기 도 5b의 공정에 의해서 노출되는 활성영역(120)에 선택적 에피택셜 성장(Selective Epitaxial Growth) 공정을 수행하여 선택적 에피택셜 성장층(170)을 형성한다.
이때, 선택적 에피택셜 성장층은 언도프드(Undoped) SEG, SEG 임플란트(PH, 5.0E13) 및 LP Poly(PH, 6.0E20) 조건으로 형성하거나, 도프드(Doped) SEG(PH, 4.0E19), SEG 임플란트(PH, 5.0E12) 및 LP Poly(PH, 6.0E20) 조건으로 형성하거나, 도프드(Doped) SEG(PH, 2.0E20) 및 LP Poly(PH, 6.0E20) 조건으로 형성할 수 있다.
다음에는, 마스크 패턴(165)을 제거하고 반도체 기판(100) 전면에 이방성 식각 공정을 수행하여 게이트(160)의 측벽에 스페이서(158)를 형성하고, 비트라인 콘택 예정 영역을 제외한 나머지 부분(저장 전극 콘택 예정 영역)을 노출시킨다.
도 5d를 참조하면, 에피택셜 성장층(170) 및 저장 전극 콘택 예정 영역의 활성영역(120)에 불순물 이온을 주입하여 소스/드레인 영역(180, 180a)을 형성한다. 이때, 불순물은 인(Phosphorous)와 같은 N형 불순물을 사용하는 것이 바람직하며, 표면으로부터 100 ~ 1500Å 깊이에 해당하는 영역까지에 불순물 주입 영역이 형성 되도록 이온 주입 에너지를 조절하는 것이 바람직하다.
여기서, 에피택셜 성장층에 의하여 비트라인 콘택 예정 영역에 형성되는 소스/드레인 영역(180a)과 저장전극 콘택 예정 영역에 형성되는 소스/드레인 영역(180)은 비대칭적인 높이로 형성된다. 이와 같이 비대칭적인 높이로 형성될 경우 두 소스/드레인 영역의 높이 차이만큼 채널 길이가 증가되는 효과를 얻을 수 있다. 따라서, 셀 할로(C-Halo) 이온 주입 공정을 수행하지 않고도 게이트의 전류 구동 능력 및 전기적 특성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 형성 방법은 리세스 게이트 영역 및 핀 셀 구조의 게이트를 형성한다. 이때, 게이트의 동작 특성 및 전기적 특성을 향상시키고, 공정 마진을 증가시키기 위하여 소스/드레인 영역을 형성하기 이전에 비트라인 콘택 예정 영역의 활성영역 상부에 선택적 에피택셜 성장층(SEG)을 더 형성한다. 이와 같은 방법으로 셀 할로 이온 주입 공정과 같이 공정 마진이 확보되지 못하는 공정을 수행하지 않고도 용이하게 비대칭 구조의 소스/드레인 영역을 형성할 수 있으며, 비대칭 영역의 높이 차이만큼 게이트 채널 길이를 용이하게 확장시킬 수 있고, 이에 따른 게이트 문턱전압의 증가 효과를 유지하면서, 게이트 채널 면적을 동시에 증가시킬 수 있으므로 게이트 누설 전류를 감소시키고, 게이트 전류 구동 능력을 용이하게 증가시킬 수 있으며 리프레쉬(Refresh) 특성을 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 형성 방법 은 게이트 문턱전압(Vt)을 증가시키기 위하여 리세스 게이트 영역 및 핀 셀을 형성하고, 소스/드레인 영역을 형성하기 이전에 비트라인 콘택 예정 영역의 활성영역 상부에 선택적 에피택셜 성장층을 더 형성한다. 따라서 게이트 문턱전압의 증가시키면서 동시에 게이트 전류 구동 능력을 향상시키고, 리프레쉬 특성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (12)
- 활성영역 및 소자분리막이 형성된 반도체 기판;게이트 예정 영역과 중첩되는 상기 활성영역에 구비되는 리세스 게이트 영역;게이트 예정 영역과 중첩되는 상기 소자분리막을 식각하여 형성하는 핀 셀(Fin Cell) 형성용 트렌치;상기 리세스 게이트 영역 및 상기 핀 셀 형성용 트렌치 상부의 게이트 예정 영역에 구비되는 게이트;상기 활성영역의 비트라인 콘택 예정 영역에만 구비되는 에피택셜 성장층; 및상기 게이트 사이의 활성영역에 비대칭 높이의 소스/드레인 영역을 형성하되, 상기 에피택셜 성장층에 의하여 비대칭적인 높이로 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 리세스 게이트 영역의 깊이는 500 ~ 2000Å인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 트렌치는 상기 리세스 게이트 영역의 깊이보다 300 ~ 1000Å 더 깊게 형성하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 에피택셜 성장층의 두께는 100 ~ 1500Å인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 소스/드레인 영역은 표면으로 부터 100 ~ 1500Å의 깊이에 구비되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트는 P+ 게이트 폴리실리콘 전극 또는 N+ 게이트 폴리실리콘 전극을 포함하는 것을 특징으로 하는 반도체 소자.
- 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;게이트 예정 영역과 중첩되는 상기 활성영역을 식각하여 리세스 게이트 영역을 형성하는 단계;게이트 예정 영역과 중첩되는 상기 소자분리막을 상기 리세스 게이트 영역의 깊이보다 더 깊게 식각하여 핀 셀(Fin Cell) 형성용 트렌치를 형성하는 단계;상기 리세스 게이트 영역 및 상기 핀 셀 형성용 트렌치 상부에 게이트를 형성하는 단계;상기 게이트에 의해서 노출되는 활성영역 중 비트라인 콘택 예정 영역에만 선택적 에피택셜 성장(Selective Epitaxial Growth) 공정을 수행하여 에피택셜 성장층을 형성하는 단계; 및상기 에피택셜 성장층 및 상기 게이트에 의해서 노출되는 활성영역에 불순물 이온을 주입하여 비대칭 형태의 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 7 항에 있어서,상기 리세스 게이트 영역의 식각 깊이는 500 ~ 2000Å인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 7 항에 있어서,상기 트렌치는 상기 리세스 게이트 영역의 깊이보다 300 ~ 1000Å 더 깊게 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 7 항에 있어서,상기 에피택셜 성장층의 두께는 100 ~ 1500Å인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 7 항에 있어서,상기 소스/드레인 영역의 두께는 100 ~ 1500Å인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 7 항에 있어서,상기 게이트는 P+ 게이트 폴리실리콘 전극 또는 N+ 게이트 폴리실리콘 전극을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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| US9754936B2 (en) | 2015-04-14 | 2017-09-05 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
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| KR20060074994A (ko) * | 2004-12-28 | 2006-07-04 | 주식회사 하이닉스반도체 | 리세스 게이트를 갖는 반도체소자의 제조 방법 |
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