KR20060074994A - 리세스 게이트를 갖는 반도체소자의 제조 방법 - Google Patents

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KR20060074994A KR1020040113537A KR20040113537A KR20060074994A KR 20060074994 A KR20060074994 A KR 20060074994A KR 1020040113537 A KR1020040113537 A KR 1020040113537A KR 20040113537 A KR20040113537 A KR 20040113537A KR 20060074994 A KR20060074994 A KR 20060074994A
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Abstract

활성영역 리세스 공정시 소자분리막에 인접하는 리세스된 활성영역의 상부부분에서 발생되는 뿔로 인해 초래되는 누설전류 발생을 방지하는데 적합한 리세스 게이트를 갖는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명은 실리콘기판의 소정영역에 활성영역을 정의하는 소자분리막을 형성하는 단계, 상기 활성영역을 소정 깊이로 1차 식각(Cl2/N2 혼합플라즈마)하여 상기 소자분리막에 인접하는 가장자리 부분이 트렌치 형상을 갖는 리세스된 활성영역을 형성하는 단계, 상기 리세스된 활성영역에 대해 2차 식각(Cl2/SF6 혼합플라즈마)을 진행하여 바닥부분이 라운드진 형상을 갖도록 하는 단계를 포함하고, 이와 같이 본 발명은 리세스된 활성영역을 형성하기 위해 1차 식각공정에서는 가장자리부분의 트렌치 형상을 유도한 후, 2차 식각에서는 등방성 식각을 실시하여 최종적으로 리세스된 활성영역의 바닥형상을 라운드진 형상으로 만들면서 동시에 소자분리막에 인접하는 지역의 리세스된 활성영역의 상부부분에서 뿔(Horn)을 발생시키지 않는다.
리세스게이트, 리세스된 활성영역, 플라즈마, 라운드, 트렌치 형상, 등방성 식각

Description

리세스 게이트를 갖는 반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS GATE}
도 1a 및 도 1b는 종래기술에 따른 리세스 게이트를 갖는 반도체소자의 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 실리콘기판 32 : 소자분리막
33 : 활성영역 34 : 희생산화막
35 : 리세스마스크 36 : 리세스된 활성영역
36a : 트렌치 형상 36c : 라운드진 형상
37 : 게이트절연막 200 : 리세스게이트
본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스 게이트를 갖는 반도체소자의 제조 방법에 관한 것이다.
최근에, 서브 100nm급 DRAM을 제조할 때 채널 길이가 짧아 소자의 리프레시 특성이 악화되는데, 이를 극복하기 위하여 활성영역을 수십nm 정도 리세스(Recess)시켜 리세스에 게이트의 일부를 매립시키는 리세스 게이트(Recess Gate; R-gate) 기술이 제안되었다.
위와 같이 리세스 게이트를 갖는 반도체소자를 제조하면, 소자의 집적화에 따라 짧아지는 채널길이(Channel length)보다 더 긴 채널길이를 확보할 수 있어서 리프레시 특성을 크게 향상시킬 수 있다.
도 1a 및 도 1b는 종래기술에 따른 리세스 게이트를 갖는 반도체소자의 제조 방법을 도시한 공정 단면도이다. 이하, 좌측의 공정 단면도는 단축방향의 리세스게이트에 대해 도시한 것이고, 우측의 공정단면도는 장축방향의 리세스게이트에 대해 도시한 것이다.
도 1a에 도시된 바와 같이, 실리콘 기판(11)의 소정 영역에 트렌치 구조의 소자분리막(12)을 형성한다. 여기서, 소자분리막(12)을 제외한 나머지 실리콘 기판(11)은 활성영역(13)으로 정의된다.
다음으로, 실리콘 기판(11) 상에 희생산화막(14)을 성장시킨 후, 희생산화막(14) 상에 감광막을 이용한 리세스마스크(15)를 형성한다.
이어서, 리세스마스크(15)를 식각배리어로 희생산화막(14)을 식각하고 연속 해서 실리콘 기판(11)의 활성영역(13)을 소정 깊이로 부분 건식식각하여 리세스패턴 즉, 리세스된 활성영역(16)을 형성한다.
여기서, 활성영역(13)을 선택적으로 건식식각(이하 '활성영역 리세스 공정'이라고 약칭함)하여 리세스된 활성영역(16)을 형성할 때, ICP를 플라즈마소스로 하는 고밀도플라즈마장치에서 Cl2/HBr/O2를 혼합한 플라즈마를 사용하게 되는데, 그 이유는 리세스된 활성영역(16)의 바닥 형상이 라운드(Round)지게 하므로써 소자 동작시 누설전류를 최소화하기 위함이다.
도 1b에 도시된 바와 같이, 리세스마스크(15) 및 희생산화막(14)을 순차적으로 제거한 후, 리세스된 활성영역(16)의 표면 상에 게이트절연막(17)을 성장시킨다.
계속해서, 게이트절연막(17) 상에 폴리실리콘막(18) 및 텅스텐실리사이드막(19)으로 이루어진 게이트배선막을 증착한 후, 게이트배선막 상에 실리콘질화막과 SiON 저반사막으로 이루어진 게이트하드마스크(20)를 증착한다.
이어서, 감광막을 이용한 게이트마스크(도시 생략)를 식각배리어로 게이트하드마스크(20)를 선택적으로 건식식각한 후, 게이트마스크를 제거한다.
다음으로, 게이트하드마스크(20)를 식각배리어로 텅스텐실리사이드막(19)과 폴리실리콘막(18)을 선택적으로 건식식각하여 리세스게이트(100)를 형성한다.
전술한 바와 같이, 종래기술은 리세스된 활성영역(16)에 자신의 하부가 일부 매립되고 나머지는 실리콘기판(11)의 표면 위로 돌출되는 리세스게이트(100)를 형 성하고 있다.
그러나, 종래기술은 활성영역 리세스 공정시 첨점 형태의 뿔(도 1a의 '16a' 참조)이 발생되는 문제가 있다.
자세히 살펴보면, 활성영역 리세스 공정시 사용하는 식각조건, 즉 ICP를 플라즈마소스로 하는 고밀도플라즈마장치에서 Cl2/HBr/O2를 혼합한 플라즈마를 사용하는 식각공정에서는 리세스된 활성영역(16)의 바닥 형상은 라운드된 형상을 얻을 수 있으나, 소자분리막(12)에 인접하고 있는 리세스된 활성영역(16)의 가장자리 부분에서는 리세스된 활성영역(16)의 상부부분의 형상이 첨점 형태로 존재하게 된다. 이러한 첨점을 편의상 '뿔(Horn, 16a)'이라고 명명하며, 뿔(16a)은 활성영역 리세스 공정시 소자분리막(12)으로 사용된 산화막이 식각배리어로 작용하여 식각이 완전히 이루어지지 않기 때문에 발생한다.
이와 같이, 소자분리막(12)에 인접하고 있는 리세스된 활성영역(16)의 상부부분의 형상이 뿔(16a)이 제거되지 않으면, 소자 동작시 누설전류가 커져 소자의 리프레시 특성을 열화시키는 문제점이 있다.
리세스 게이트를 갖는 반도체소자가 리프레시 특성을 향상시키고자 제안된 것임을 감안하면, 이와 같이 리세스된 활성영역의 가장자리에서 잔류하는 뿔로 인해 누설전류가 발생하는 경우 반도체소자의 리프레시 특성이 오히려 저하되는 문제가 초래된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 활성영역 리세스 공정시 소자분리막에 인접하는 리세스된 활성영역의 상부부분에서 발생되는 뿔로 인해 초래되는 누설전류 발생을 방지하는데 적합한 리세스 게이트를 갖는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 실리콘기판의 소정영역에 활성영역을 정의하는 소자분리막을 형성하는 단계, 상기 활성영역을 소정 깊이로 1차 식각하여 상기 소자분리막에 인접하는 가장자리 부분이 트렌치 형상을 갖는 리세스된 활성영역을 형성하는 단계, 상기 리세스된 활성영역에 대해 2차 식각을 진행하여 바닥부분이 라운드진 형상을 갖도록 하는 단계, 상기 리세스된 활성영역을 포함한 실리콘기판의 표면 상에 게이트절연막을 형성하는 단계, 및 상기 게이트절연막 상에 상기 리세스된 활성영역에 자신의 하부가 매립되고 상기 실리콘 기판의 표면 위로 상부가 돌출되는 형상을 갖는 리세스게이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 1차 식각은 상기 Cl2에 상기 폴리머를 다량 발생시키는 가스로 N2를 첨가한 혼합플라즈마로 진행하는 것을 특징으로 하며, 상기 2차 식각은 Cl2에 등방성 식각이 강한 가스를 첨가한 혼합플라즈마로 진행하는 것을 특징으로 하고, 상기 2차 식각은 상기 Cl2에 플루오린계 화합물을 첨가한 혼합 플라즈마로 진행하는 것을 특징으로 하며, 상기 플루오린계 화합물은 SF6, NF3 또는 CF4 중에서 선택되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 리세스게이트를 갖는 반도체소자의 제조 방법을 도시한 공정 단면도이다. 이하, 좌측의 공정 단면도는 단축방향의 리세스게이트에 대해 도시한 것이고, 우측의 공정단면도는 장축방향의 리세스게이트에 대해 도시한 것이다.
도 2a에 도시된 바와 같이, 실리콘기판(31)의 소정영역에 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리막(32)을 형성한다.
여기서, 소자분리막(32)을 제외한 나머지 실리콘 기판(31)은 활성영역(33)으로 정의된다.
다음으로, 실리콘 기판(31) 상에 희생산화막(34)을 성장시킨 후, 희생산화막(34) 상에 감광막을 이용한 리세스마스크(35)를 형성한다.
이어서, 리세스마스크(35)를 식각배리어로 희생산화막(34)을 식각하고 연속해서 실리콘 기판(31)의 활성영역(33)을 소정 깊이로 1차 건식식각하여 리세스된 활성영역(36)을 형성한다.
여기서, 1차 식각을 통해 형성된 리세스된 활성영역(36)의 식각단면을 살펴보면, 가장자리부분이 가운데부분에 비해 움푹 패인 트렌치 형상(36a)을 갖는다. 자세히 살펴보면, 리세스된 활성영역(360의 가운데부분은 둥그런 돌출 형상(36b)을 갖고 형성되나 가장자리부분은 가운데부분과 달리 예리한 트렌치 형상(36a)을 갖고 형성된다.
위와같이, 둥그런 돌출 형상(36b)과 예리한 트렌치 형상(35a)을 갖는 리세스된 활성영역(36)을 형성하기 위해 본 발명은 식각조건을 다음과 같이 설정한다.
먼저, 식각장비는 고밀도플라즈마 장치를 이용하고, Cl2에 N2를 첨가한 혼합플라즈마를 사용하여 진행한다. 여기서, N2를 첨가하여 식각하면 식각시 N2에 의해 폴리머가 증착되는데, 이러한 폴리머로 인해 식각측벽으로의 전자 차아지업(Electron charge-up) 현상이 발생하고, 이로써 플라즈마내 활성종들이 식각 측벽을 더욱 충돌하게 되므로 식각측벽의 바닥쪽은 식각이 매우 잘 진행되어 최종적으로 트렌치 형상(36a)을 가진 식각프로파일이 나타난다.
상기한 1차 식각 공정의 식각조건을 자세히 살펴보면, Cl2는 50sccm∼150sccm의 유량을 갖고, N2는 5sccm∼25sccm의 유량을 가지며, 압력은 3mtorr∼15mtorr, 소스파워는 500W∼1500W, 바이어스파워는 50W∼250W의 범위로 인가하므로써 리세스된 활성영역(36)의 가장자리부분을 트렌치 형상(36a)으로 만들어 준다.
종래기술과 본 발명을 비교해보면, 종래기술은 Cl2/HBr/O2 혼합플라즈마를 사용함에 따라 활성영역의 가장자리부분에서 식각이 더디게 진행되어 뿔이 발생되었으나, 본 발명은 1차 식각시에 Cl2/N2 혼합플라즈마를 사용하여 뿔이 생성되었던 리세스된 활성영역의 가장자리 부분을 더빨리 식각하여 뿔 형상이 아닌 뿔의 반대구조를 갖는 트렌치 형상(36a)을 만든다.
전술한 바와 같이, 1차 식각후에 리세스된 활성영역(36)의 형상이 바닥부분이 둥그렇게 돌출된 형상을 갖고 있으므로, 바닥부분을 아래로 꺼지면서 라운드지게 해야 한다.
이를 위해 본 발명은 도 2b에 도시된 바와 같이, 리세스마스크(35)를 식각배리어로 리세스된 활성영역(36)의 바닥부분을 2차로 건식식각하여 바닥이 아래로 꺼지면서 라운드지는 형상(36c)을 갖도록 한다.
이와 같이 바닥이 아래로 꺼지면서 라운드지는 형상(36c)을 갖도록 하기 위해 2차 식각은, 1차 식각후 인시튜(insitu)로 진행한다.
예컨대, ICP를 플라즈마소스로 이용하는 고밀도플라즈마 장치를 이용하고 Cl2에 SF6와 같은 플루오린계열의 화합물(CF4, NF3)을 첨가한 플라즈마를 사용하여 동일 챔버에서 인시튜로 건식식각한다.
여기서, SF6와 같은 플루오린계 화합물을 첨가하여 건식식각하면 SF6의 강한 화학반응특성으로 인하여 등방성 식각 특성이 나타난다. 따라서, 리세스된 활성영역(36)의 바닥부분이 둥그렇게 라운드지는 형상(36c)을 갖는다.
상기한 2차 식각 공정의 식각조건을 자세히 살펴보면, 먼저 Cl2/SF6 혼합플 라즈마를 이용하는 경우에 Cl2는 50sccm∼150sccm의 유량을 갖고, SF6는 5sccm∼25sccm의 유량을 가지며, 압력은 5mtorr∼30mtorr, 소스파워는 500W∼1500W, 바이어스파워는 0W∼250W의 범위로 인가하므로써 리세스된 활성영역의 바닥부분을 라운드진 형상(36c)으로 구현한다.
그리고, Cl2/NF3 혼합플라즈마를 이용하는 경우에 Cl2는 50sccm∼150sccm의 유량을 갖고, NF3는 5sccm∼25sccm의 유량을 가지며, 압력은 5mtorr∼30mtorr, 소스파워는 500W∼1500W, 바이어스파워는 0W∼250W의 범위로 인가하므로써 리세스된 활성영역의 바닥부분을 라운드진 형상(36c)으로 구현한다.
마지막으로, Cl2/CF4 혼합플라즈마를 이용하는 경우에는, Cl2는 50sccm∼150sccm의 유량을 갖고, CF4는 5sccm∼25sccm의 유량을 가지며, 추가로 5sccm∼25sccm의 유량을 갖는 O2를 혼합해주며, 압력은 5mtorr∼30mtorr, 소스파워는 500W∼1500W, 바이어스파워는 0W∼250W의 범위로 인가하므로써 리세스된 활성영역의 바닥부분을 라운드진 형상(36c)으로 구현한다.
다음으로, 도 2c에 도시된 바와 같이, 리세스마스크(35) 및 희생산화막(34)을 순차적으로 제거한다. 이때, 리세스마스크(35)는 산소플라즈마를 이용한 스트립 공정으로 제거하고, 희생산화막(34)은 적어도 불산(HF) 용액을 이용한 습식세정으로 제거한다.
이어서, 리세스된 활성영역(36)의 표면 상에 게이트절연막(37)을 성장시킨 다.
계속해서, 게이트절연막(37) 상에 폴리실리콘막(38) 및 텅스텐실리사이드막(39)으로 이루어진 게이트배선막을 증착한 후, 게이트배선막 상에 실리콘질화막과 SiON 저반사막으로 이루어진 게이트하드마스크(40)를 증착한다.
이어서, 감광막을 이용한 게이트마스크(도시 생략)를 식각배리어로 게이트하드마스크(40)를 선택적으로 건식식각한 후, 게이트마스크를 제거한다.
다음으로, 게이트하드마스크(40)를 식각배리어로 텅스텐실리사이드막(39)과 폴리실리콘막(38)을 선택적으로 건식식각하여 리세스게이트(200)를 형성한다. 따라서, 리세스게이트(200)는 하부가 리세스된 활성영역(36)에 매립되고 나머지 부분이 실리콘기판(31)의 표면 위로 돌출되는 형상을 갖는다.
전술한 바와 같이, 본 발명은 리세스된 활성영역(36)을 형성하기 위한 건식식각 공정을 두 단계로 나누고, 먼저 1차 식각공정에서는 트렌치 형상(36a)을 유도한 후, 2차 식각에서는 등방성 식각을 실시하여 최종적으로 리세스된 활성영역(36)의 바닥형상을 라운드진 형상(36c)으로 만들면서 동시에 소자분리막(32)에 인접하는 지역의 리세스된 활성영역(36)의 상부부분에서 뿔을 발생시키지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스된 활성영역을 형성하기 위해 1차 식각공정에서는 가장자리부분의 트렌치 형상을 유도한 후, 2차 식각에서는 등방성 식각을 실시하여 최종적으로 리세스된 활성영역의 바닥형상을 라운드진 형상으로 만들면서 동시에 소자분리막에 인접하는 지역의 리세스된 활성영역의 상부부분에서 뿔을 발생시키지 않으므로, 뿔로 인해 초래되는 누설전류 발생을 방지하여 소자의 고집적화 및 수율향상을 구현할 수 있는 효과가 있다.

Claims (12)

  1. 실리콘기판의 소정영역에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 활성영역을 소정 깊이로 1차 식각하여 상기 소자분리막에 인접하는 가장자리 부분이 트렌치 형상을 갖는 리세스된 활성영역을 형성하는 단계;
    상기 리세스된 활성영역에 대해 2차 식각을 진행하여 바닥부분이 라운드진 형상을 갖도록 하는 단계;
    상기 리세스된 활성영역을 포함한 실리콘기판의 표면 상에 게이트절연막을 형성하는 단계; 및
    상기 게이트절연막 상에 상기 리세스된 활성영역에 자신의 하부가 매립되고 상기 실리콘 기판의 표면 위로 상부가 돌출되는 형상을 갖는 리세스게이트를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 1차 식각은,
    Cl2에 폴리머를 다량 발생시키는 가스를 첨가한 혼합플라즈마로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 1차 식각은,
    상기 Cl2에 상기 폴리머를 다량 발생시키는 가스로 N2를 첨가한 혼합플라즈마로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제3항에 있어서,
    상기 1차 식각은,
    상기 Cl2는 50sccm∼150sccm의 유량을 갖고, 상기 N2는 5sccm∼25sccm의 유량을 가지며, 압력은 3mtorr∼15mtorr, 소스파워는 500W∼1500W, 바이어스파워는 50W∼250W의 범위로 인가하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제1항에 있어서,
    상기 2차 식각은,
    Cl2에 등방성 식각이 강한 가스를 첨가한 혼합플라즈마로 진행하는 것을 특 징으로 하는 반도체소자의 제조 방법.
  6. 제5항에 있어서,
    상기 2차 식각은,
    상기 Cl2에 플루오린계 화합물을 첨가한 혼합플라즈마로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 제6항에 있어서,
    상기 2차 식각시 상기 플루오린계 화합물은,
    SF6, NF3 또는 CF4 중에서 선택되는 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제7항에 있어서,
    상기 Cl2에 SF6를 첨가한 혼합플라즈마를 이용하는 2차 식각은,
    상기 Cl2는 50sccm∼150sccm의 유량을 갖고, 상기 SF6는 5sccm∼25sccm의 유량을 가지며, 압력은 5mtorr∼30mtorr, 소스파워는 500W∼1500W, 바이어스파워는 0W∼250W의 범위로 인가하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제7항에 있어서,
    상기 Cl2에 NF3를 첨가한 혼합플라즈마를 이용하는 2차 식각은,
    상기 Cl2는 50sccm∼150sccm의 유량을 갖고, 상기 NF3는 5sccm∼25sccm의 유량을 가지며, 압력은 5mtorr∼30mtorr, 소스파워는 500W∼1500W, 바이어스파워는 0W∼250W의 범위로 인가하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제7항에 있어서,
    상기 Cl2에 CF4를 첨가한 혼합플라즈마를 이용하는 2차 식각은,
    상기 Cl2는 50sccm∼150sccm의 유량을 갖고, 상기 CF4는 5sccm∼25sccm의 유량을 가지며, 추가로 5sccm∼25sccm의 유량을 갖는 O2를 혼합해주며, 압력은 5mtorr∼30mtorr, 소스파워는 500W∼1500W, 바이어스파워는 0W∼250W의 범위로 인가하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 1차 식각과 2차 식각은, 고밀도플라즈마 식각장비에서 인시튜로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  12. 제11항에 있어서,
    상기 고밀도플라즈마 식각 장비는, ICP를 플라즈마소스로 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
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KR100905168B1 (ko) * 2007-06-29 2009-06-29 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100781874B1 (ko) * 2006-12-26 2007-12-05 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7842593B2 (en) 2006-12-26 2010-11-30 Hynix Semiconductor Inc. Semiconductor device and method for fabricating the same
KR100905168B1 (ko) * 2007-06-29 2009-06-29 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법

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