KR20060113265A - 리세스게이트공정을 이용한 반도체장치의 제조 방법 - Google Patents

Abstract

본 발명은 공정을 단순화시키면서 식각레시피마진을 증가시켜 뿔이 발생되는 것을 방지할 수 있는 리세스게이트공정을 이용한 반도체장치의 제조 방법을 제공하기 위한 것으로, 본 발명은 반도체기판 상부에 패터닝된 ISO 질화막을 형성하는 단계; 상기 ISO 질화막을 식각배리어로 상기 반도체기판을 식각하여 소자분리를 위한 트렌치를 형성하는 단계; 상기 트렌치를 채울때까지 전면에 ISO HDP 산화막을 증착하는 단계; 상기 ISO 질화막이 노출될때까지 상기 ISO HDP 산화막을 평탄화시키는 단계; 상기 ISO 질화막 상부에 리세스게이트마스크를 형성하는 단계; 상기 리세스게이트마스크를 식각배리어로 상기 ISO 질화막을 식각하여 상기 반도체기판의 리세스게이트예정지역을 노출시키는 단계; 상기 ISO 질화막을 하드마스크로 사용하여 상기 리세스게이트예정지역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계; 상기 ISO 질화막을 제거하는 단계; 상기 리세스패턴을 포함한 전면에 게이트산화막을 형성하는 단계; 및 상기 게이트산화막 상에 상기 리세스패턴에 일부가 매립되는 게이트전극을 형성하는 단계를 포함한다.

리세스게이트, 뿔, 식각레시피마진, 리세스패턴, ISO 질화막

Description

리세스게이트공정을 이용한 반도체장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING RECESS GATE PROCESS}

도 1은 종래기술에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 간략히 도시한 단면도,

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체장치의 제조 방법을 도시한 도면.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 패드산화막

23 : ISO 질화막 24 : 트렌치

25 : ISO HDP 산화막 26 : 리세스게이트마스크

27 : 리세스패턴 28 : 게이트산화막

29 : 게이트전극

본 발명은 반도체 제조 방법에 관한 것으로, 특히 리세스게이트 공정을 이용한 반도체장치의 제조 방법에 관한 것이다.

최근에, 서브 100nm급 DRAM을 제조할 때 채널 길이가 짧아 소자의 리프레시 특성이 악화되는데, 이를 극복하기 위하여 활성영역을 수십nm 정도 리세스(Recess)시켜 리세스에 게이트의 일부를 매립시키는 리세스 게이트(Recess Gate; R-gate) 기술이 제안되었다.

위와 같이 리세스 게이트를 갖는 반도체장치를 제조하면, 소자의 집적화에 따라 짧아지는 채널길이(Channel length)보다 더 긴 채널길이를 확보할 수 있어서 리프레시 특성을 크게 향상시킬 수 있다.

도 1은 종래기술에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 간략히 도시한 단면도이다.

도 1에 도시된 바와 같이, 반도체 기판(11)의 소정 영역에 STI(Shallow Trench Isolation) 공정을 이용하여 트렌치 구조의 소자분리막(12)을 형성한다. 여기서, 소자분리막(12)을 제외한 나머지 반도체 기판(11)은 활성영역(13)으로 정의된다.

다음으로, 반도체 기판(11)의 활성영역(13)에 대해 웰 형성을 위한 이온주입을 진행한 후, 활성영역(13)을 소정 깊이로 식각하는 리세스게이트공정을 진행하여 리세스패턴(14)을 형성한다. 이때, 리세스게이트공정은 리세스게이트폴리하드마스크 증착 공정, 리세스마스크 공정 및 리세스게이트식각 공정의 순서로 진행한다.

이어서, 리세스패턴(14)을 포함한 전면에 게이트절연막(15)을 형성하고, 게 이트절연막(15) 상에 게이트전극용 도전막을 증착한 후 패터닝을 진행하여 게이트(16)를 형성한다.

위와 같이, 종래기술은 소자분리 공정, 리세스게이트공정, 게이트공정의 순서로 진행하여, 리세스패턴(14)에 자신의 하부가 매립되고 상부는 반도체 기판(11)의 표면 위로 돌출되는 게이트(16)를 구현하고 있다. 따라서, 게이트(16) 아래에서 정의되는 채널영역의 채널길이를 길게 하고 있다.

그러나, 종래기술은 리세스 게이트 공정 적용시 리세스게이트폴리하드마스크 증착 공정, 리세스게이트 마스크 공정, 리세스게이트 식각 공정의 추가 공정이 필요로 하게 된다.

또한, 리세스게이트식각공정 진행시 리세스게이트폴리하드마스크를 모두 제거해주어야 하고(만일 폴리하드마스크가 남아있게되면 후속공정에서 제거해줄 방법이 없음), 소자분리공정시 사용하고 남은 패드산화막을 배리어로 실리콘어택을 방지하는 레시피를 사용하여야 하므로 식각레시피 마진이 상당히 부족하여 리세스게이트식각 프로파일 개선에 한계가 있는 상황이다. 즉, 소자분리막과 인접하는 지역에서 스트링어(stringer) 형태의 결함인 'RG Horn(이하 '뿔'이라고 약칭함)'이 발생되는 문제가 있다. 이러한 뿔은 누설전류를 발생시키는 원인이된다.

리세스 게이트 공정을 이용한 반도체장치가 리프레시 특성을 향상시키고자 제안된 것임을 감안하면, 이와 같이 '뿔'로 인해 누설전류가 발생하면 반도체장치의 리프레시 특성이 오히려 저하되는 문제가 초래된다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 공정을 단순화시키면서 식각레시피마진을 증가시켜 뿔이 발생되는 것을 방지할 수 있는 리세스게이트공정을 이용한 반도체장치의 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체장치의 제조 방법은 반도체기판 상부에 질화막을 형성하는 단계; 상기 질화막 상부에 리세스게이트마스크를 형성하는 단계; 상기 리세스게이트마스크를 식각배리어로 상기 질화막을 식각하여 상기 반도체기판의 리세스게이트예정지역을 노출시키는 단계; 상기 식각된 질화막을 하드마스크로 하여 상기 리세스게이트예정지역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계; 상기 질화막을 제거하는 단계; 상기 리세스패턴을 포함한 상기 반도체 기판의 전면에 게이트산화막을 형성하는 단계; 및 상기 게이트산화막 상에 상기 리세스패턴에 일부가 매립되는 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

또한, 본 발명의 반도체장치의 제조 방법은 반도체기판 상부에 패터닝된 ISO 질화막을 형성하는 단계; 상기 ISO 질화막을 식각배리어로 상기 반도체기판을 식각하여 소자분리를 위한 트렌치를 형성하는 단계; 상기 트렌치를 채울때까지 전면에 ISO HDP 산화막을 증착하는 단계; 상기 ISO 질화막이 노출될때까지 상기 ISO HDP 산화막을 평탄화시키는 단계; 상기 ISO 질화막 상부에 리세스게이트마스크를 형성 하는 단계; 상기 리세스게이트마스크를 식각배리어로 상기 ISO 질화막을 식각하여 상기 반도체기판의 리세스게이트예정지역을 노출시키는 단계; 상기 ISO 질화막을 하드마스크로 사용하여 상기 리세스게이트예정지역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계; 상기 ISO 질화막을 제거하는 단계; 상기 리세스패턴을 포함한 전면에 게이트산화막을 형성하는 단계; 및 상기 게이트산화막 상에 상기 리세스패턴에 일부가 매립되는 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체장치의 제조 방법을 도시한 도면이다.

도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 ISO질화막(Isolation nitride, 23)을 순차적으로 적층한다. 여기서, 패드산화막(22)은 50Å∼150Å 두께로 형성하고, ISO 질화막(23)은 1000Å∼2000Å 두께로 형성한다.

이어서, 반도체 기판(21)의 소자분리 예정영역이 노출되도록 ISO 질화막(23) 및 패드산화막(22)을 공지의 포토리소그라피 공정을 이용한 마스크(도시 생략)로 식각한다. 계속해서, 마스크를 식각마스크로 하여, 반도체 기판(21)을 1000Å∼1500Å의 깊이로 식각하여 소자분리를 위한 트렌치(24)를 형성한다. 이어서, 마스크를 제거한다.

이어서, 트렌치(24)를 채울때까지 ISO 질화막(23) 상부에 ISO HDP 산화막(25)을 증착한 후, ISO HDP CMP(Chemical Mechanical Polishing) 공정을 진행하여 ISO HDP 산화막(25)을 평탄화시킨다. 이때, ISO HDP CMP 공정은 ISO 질화막(23)이 드러날때까지 진행하는 것이며, 평탄화된 ISO HDP 산화막(25)은 소자분리막으로 작용한다.

도 2b에 도시된 바와 같이, ISO 질화막(23)을 남겨둔 상태에서 리세스게이트공정을 진행한다.

먼저, ISO 질화막(23) 상부에 감광막을 도포하고 노광 및 현상으로 패터닝하여 리세스게이트마스크(RG MK, 26)를 형성한다.

이어서, 도 2c에 도시된 바와 같이, 리세스게이트마스크(26)를 식각배리어로 ISO 질화막(23)과 패드산화막(22)을 식각하여 리세스패턴이 형성될 반도체기판(21)의 표면(리세스패턴예정지역)을 노출시킨다. 이때, ISO 질화막(23)의 식각은 CF₄, SF₆ 또는 NF₃ 중에서 선택되는 불소계 가스(Fluorine gas)를 주식각가스로 사용하고, 주식각가스에 첨가되는 보조가스로 CHF₃, Ar 또는 O₂ 중에서 선택하여 사용하여 진행한다.

이어서, 리세스게이트마스크(26)를 스트립한 후 세정 공정을 진행한다.

도 2d에 도시된 바와 같이, 리세스게이트마스크(26) 스트립후 잔류하고 있는ISO 질화막(23)을 하드마스크로 이용하여 노출된 반도체기판(21)의 리세스패턴예정지역을 소정 깊이로 식각하는 리세스게이트식각공정을 진행하여 리세스패턴(27)을 형성한다. 상기한 리세스패턴(27) 형성을 위한 리세스게이트식각공정은 HBr/Cl₂/O₂의 혼합가스를 식각가스로 사용한다.

상기한 리세스게이트식각공정시 ISO 질화막(23)을 하드마스크로 이용하는데, ISO질화막(23)은 산화막에 비해 소량으로도 충분한 선택비를 가지므로 식각레시피마진을 증가시킬 수 있다.

도 2e에 도시된 바와 같이, ISO 질화막(23)과 패드산화막(22)을 선택적으로 제거한다. 이때, ISO 질화막(23)은 인산(H₃PO₄) 용액을 이용하여 제거하고, 패드산화막(22)은 불산(HF) 용액을 이용하여 제거한다.

위와 같은 ISO 질화막(23)의 제거 공정은 STI 소자분리공정 중의 질화막 스트립공정과 동일한 것으로, ISO 질화막(23)을 제거하기 위한 별도의 추가 공정을 도입할 필요가 없이 질화막 스트립공정을 이용하여 ISO 질화막(23)을 제거한다.

이어서, 전면에 게이트산화막(28)을 형성한다. 이때, 게이트산화막(28)은 850℃∼1000℃ 범위의 온도에서 건식산화 공정을 통해 100Å∼150Å 두께로 형성한다.

이어서, 게이트산화막(28) 상에 폴리실리콘막을 증착한 후 게이트패터닝을 진행하여 게이트전극(29)을 형성한다.

전술한 바와 같이, 본 발명은 리세스게이트공정 진행시 리세스게이트폴리하드마스크를 도입하지 않으므로 공정이 단순해진다. 즉, 소자분리공정시 사용하고 남은 ISO 질화막(23)을 후속 리세스게이트식각공정시 하드마스크로 이용하므로 리 세스게이트폴리하드마스크를 증착할 필요가 없다.

또한, 리세스게이트식각공정시 ISO 질화막(23)을 하드마스크로 이용하므로 실리콘어택을 원천적으로 방지하며, 더불어 식각레시피마진을 증가시켜 뿔이 발생되는 것을 방지한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 리세스게이트폴리하드마스크를 생략하므로써 공정을 단순화시켜 비용절감 및 수율 증가를 구현할 수 있는 효과가 있다.

또한, 본 발명은 ISO 질화막을 하드마스크로 하여 리세스게이트식각공정을 진행하므로써 리세스게이트식각공정시 발생할 수 있는 실리콘어택을 원천적으로 방지할 수 있으며, 더불어 식각레시피마진 증가에 따라 뿔의 프로파일 개선이 유리하므로 소자의 개발속도를 향상시킬 수 있는 효과가 있다.

Claims (6)

1. 반도체기판 상부에 질화막을 형성하는 단계;

   상기 질화막 상부에 리세스게이트마스크를 형성하는 단계;

   상기 리세스게이트마스크를 식각배리어로 상기 질화막을 식각하여 상기 반도체기판의 리세스게이트예정지역을 노출시키는 단계;

   상기 식각된 질화막을 하드마스크로 하여 상기 리세스게이트예정지역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계;

   상기 질화막을 제거하는 단계;

   상기 리세스패턴을 포함한 상기 반도체 기판의 전면에 게이트산화막을 형성하는 단계; 및

   상기 게이트산화막 상에 상기 리세스패턴에 일부가 매립되는 게이트전극을 형성하는 단계

   를 포함하는 반도체장치의 제조 방법.
2. 제1항에 있어서,

   상기 반도체기판의 리세스게이트예정지역을 노출시키는 단계에서,

   상기 질화막의 식각은 CF₄, SF₆ 또는 NF₃ 중에서 선택되는 불소계 가스를 주 식각가스로 사용하고, 상기 주식각가스에 첨가되는 보조가스로 CHF₃, Ar 또는 O₂ 중에서 선택하여 사용하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
3. 제1항에 있어서,

   상기 질화막을 제거하는 단계는,

   인산용액으로 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
4. 반도체기판 상부에 패터닝된 ISO 질화막을 형성하는 단계;

   상기 ISO 질화막을 식각배리어로 상기 반도체기판을 식각하여 소자분리를 위한 트렌치를 형성하는 단계;

   상기 트렌치를 채울때까지 전면에 ISO HDP 산화막을 증착하는 단계;

   상기 ISO 질화막이 노출될때까지 상기 ISO HDP 산화막을 평탄화시키는 단계;

   상기 ISO 질화막 상부에 리세스게이트마스크를 형성하는 단계;

   상기 리세스게이트마스크를 식각배리어로 상기 ISO 질화막을 식각하여 상기 반도체기판의 리세스게이트예정지역을 노출시키는 단계;

   상기 ISO 질화막을 하드마스크로 사용하여 상기 리세스게이트예정지역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계;

   상기 ISO 질화막을 제거하는 단계;

   상기 리세스패턴을 포함한 전면에 게이트산화막을 형성하는 단계; 및

   상기 게이트산화막 상에 상기 리세스패턴에 일부가 매립되는 게이트전극을 형성하는 단계

   를 포함하는 반도체장치의 제조 방법.
5. 제4항에 있어서,

   상기 반도체기판의 리세스게이트예정지역을 노출시키는 단계에서,

   상기 ISO 질화막의 식각은 CF₄, SF₆ 또는 NF₃ 중에서 선택되는 불소계 가스를 주식각가스로 사용하고, 상기 주식각가스에 첨가되는 보조가스로 CHF₃, Ar 또는 O₂ 중에서 선택하여 사용하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
6. 제4항에 있어서,

   상기 ISO 질화막을 제거하는 단계는,

   인산용액으로 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.

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