KR100781887B1 - 트랜지스터의 게이트 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 집적도를 떨어뜨리지 않은 상태에서, 트랜지스터의 유효채널의 길이를 증가시킬 수 있는 트랜지스터의 게이트 방법을 제안한다.
본 발명에 따른 트랜지스터의 게이트 형성 방법의 제 1 실시예는 반도체 기판에 질화막을 형성하는 단계; 상기 질화막상에 포토 레지스트 패턴을 형성하는 단계; 상기 포토 레지스트 패턴으로 도포되어 있는 질화막을 제외한 나머지 질화막을 제거하여 질화막 패턴을 형성하는 단계; 상기 포토 레지스트 패턴을 제거하는 단계; 열산화 공정에 의하여 상기 반도체 기판에 산화막을 형성하는 단계; 상기 질화막 패턴을 제거하여 그에 대응하는 반도체 기판의 표면을 노출시키는 단계; 및 CMP 공정에 의하여 상기 노출된 반도체 기판에 대하여 리세스 패턴을 형성하는 단계를 구비한다.
본 발명에 의할 경우, 유효 채널 길이가 긴 리세스 타입의 게이트 채널을 형성할 수 있으므로 반도체 소자의 집적도 증가에 대응할 수 있다.
한편, 본 발명의 경우 유효 채널의 길이가 길어짐으로 인하여 동일한 집적도를 유지한 상태에서 문턱전압의 감소폭을 줄일 수 있는 효과가 있다.

Description

트랜지스터의 게이트 형성 방법{Method for forming the gate of a transistor}
도 1a~도 1h에는 본 발명에서 제안하는 트랜지스터의 게이트 형성 방법의 제 1 실시예가 도시되어 있다.
도 2a~도 2h에는 본 발명에서 제안하는 트랜지스터의 게이트 형성 방법의 제 2 실시예가 도시되어 있다.
본 발명은 트랜지스터의 게이트 형성 방법에 관한 것으로, 특히 반도체 기판상에 움푹 들어간 형태인 리세스(recess) 타입의 게이트를 형성하는 방법에 관한 것이다.
최근, 디램 셀이 고집적화 됨에 따라 트랜지스터의 크기가 작아지고 이로 인해 소스/드레인 간의 채널 길이 또한 짧아지고 있다.
채널 길이가 짧아지게 되면 트랜지스터의 단채널 효과가 심화되어 문턱 전압이 감소된다.
이에 따라, 종래에는 트랜지스터의 단채널 효과로 인하여 문턱 전압의 감소 를 방지하기 위하여 채널의 도핑농도를 증가시키는 방식을 사용하였다.
그러나, 이러한 채널에서의 도핑농도 증가는 소스 접합부에서의 전계집중 현상을 유발시키고, 누설전류를 증가시켜 디램 메모리 셀의 리프레쉬 특성을 악화시킨다는 문제점이 있다.
본 발명은 반도체 소자의 집적도를 떨어뜨리지 않은 상태에서, 트랜지스터의 유효채널의 길이를 증가시킬 수 있는 트랜지스터의 게이트 방법을 제안하는 것을 목적으로 한다.
이를 위하여, 본 발명에서는 트랜지스터의 게이트 채널 길이를 둥근 곡선 형태의 라운드 타입을 형성하는 트랜지스터의 게이트 방법을 제안하는 것을 목적으로 한다.
또한, 본 발명은 동일한 집적도를 유지한 상태에서 문턱전압의 감소폭을 줄일 수 있는 트랜지스터의 게이트 방법을 제안하는 것을 목적으로 한다.
본 발명에 따른 트랜지스터의 게이트 형성 방법의 제 1 실시예는 반도체 기판에 질화막을 형성하는 단계; 상기 질화막상에 포토 레지스트 패턴을 형성하는 단계; 상기 포토 레지스트 패턴으로 도포되어 있는 질화막을 제외한 나머지 질화막을 제거하여 질화막 패턴을 형성하는 단계; 상기 포토 레지스트 패턴을 제거하는 단계; 열산화 공정에 의하여 상기 반도체 기판에 산화막을 형성하는 단계; 상기 질화막 패턴을 제거하여 그에 대응하는 반도체 기판의 표면을 노출시키는 단계; 및 CMP 공정에 의하여 상기 노출된 반도체 기판에 대하여 리세스 패턴을 형성하는 단계를 포함한다.
제 1 실시예에서, 상기 리세스 패턴은 트랜지스터의 게이트 채널 영역에 대응하는 것을 특징으로 한다.
제 1 실시예에서, 상기 리세스 패턴 상에 트랜지스터의 게이트 산화막과 게이트 폴리를 순차적으로 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명에 따른 트랜지스터의 게이트 형성 방법의 제 2 실시예는 반도체 기판에 산화막을 형성하는 단계; 상기 산화막상에 포토 레지스트 패턴을 형성하는 단계; 상기 포토 레지스트 패턴으로 도포되어 있는 산화막을 제외한 나머지 산화막을 제거하여 산화막 패턴을 형성하는 단계; 상기 포토 레지스트 패턴을 제거하는 단계; 플라즈마 나이트라이데이션 처리에 의하여 상기 반도체 기판에 질화막을 형성하는 단계; 상기 산화막 패턴을 제거하여 그에 대응하는 반도체 기판의 표면을 노출시키는 단계; CMP 공정에 의하여 상기 노출된 반도체 기판에 대하여 리세스 패턴을 형성하는 단계; 및 상기 질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
제 2 실시예에서, 상기 리세스 패턴은 트랜지스터의 게이트 채널 영역에 대응하는 것을 특징으로 한다.
제 2 실시예에서, 상기 리세스 패턴 상에 트랜지스터의 게이트 산화막과 게이트 폴리를 순차적으로 형성하는 단계를 더 포함하는 것을 특징으로 한다.
제 2 실시예에서, 상기 산화막은 열산화 공정에 의하여 형성되는 것을 특징 으로 한다.
이하, 도면을 참조하여 본 발명의 실시예에 대하여 구체적으로 설명한다.
아래에서 설명될 본 발명의 기술적 사상은 새로운 형태의 트랜지스터의 게이트 형성 방법에 관한 것으로, 특히 게이트의 휴효 채널 길이를 둥근 곡선 형태의 라운드 타입으로 형성하여 집적도 증가에 따른 트랜지스터의 문턱전압의 감소를 방지할 수 있는 효과를 얻을 수 있다.
이하에서는 이해의 편의를 위하여 2 종류를 실시예를 각기 분리하여 하나 하나씩 설명하기로 한다.
실시예 1
도 1a~도 1h에는 본 발명에서 제안하는 트랜지스터의 게이트 형성 방법의 제 1 실시예가 도시되어 있다.
먼저, 도 1a에 도시된 바와같이, 반도체 기판(100) 표면 위에 LP CVD 공정에 의하여 질화막(111: SiN)을 소정 두께(예컨대, 100~200Å)로 형성시킨다. 여기서, 반도체 기판(100)은 실리콘 기판을 사용하였다.
다음, 도 1b에 도시된 바와 같이, 질화막(111) 표면 위에 포토 레지스트를 도포한 후 리소그래피 공정을 거쳐 미세 패턴(121)을 형성한다. 미세 패턴(121)은 트랜지스터의 게이트가 형성될 영역이므로 제조할 트랜지스터의 사이즈에 따라 그 높이와 폭을 조절할 수 있을 것이다.
다음, 도 1c에 도시된 바와 같이, 건식 식각 공정에 의하여 외부로 노출되어 있는 질화막 영역을 제거한다.
다음, 도 1d에 도시된 바와 같이, 포토 레지스트로 이루어진 미세 패턴(121)을 제거한 후 열산화 공정을 수행한다. 열산화 공정에 의하여 형성되는 산화막(1310의 두께는 20Å 이내일 수 있다.
다음, 도 1e에 도시된 바와 같이, 습식 식각에 의하여 질화막 패턴(112)을 제거한다. 참고로, 본 실시예에서는 질화막 패턴(112) 제거를 위한 습식 식각 공정시 인산을 사용하였다.
그 결과, 질화막 패턴(1120이 제거된 곳은 양측에 존재하는 산화막(131)의 존재로 인하여 개구부(a)가 형성된다. 상기 개구부(a)의 저면에는 반도체 기판(100)인 실리콘이 노출되어 있다.
다음, 반도체 기판의 전면에 대하여 CMP 공정을 수행한다. 상기 CMP 공정은 상기 개구부(a)에 의하여 노출된 실리콘을 연마하기 위한 공정이다.
상기 CMP 공정에 의하여 도 1f에 도시된 바와 같이, 상기 개구부(a)에 의하여 노출되어 있던 실리콘은 디싱 현상에 의하여 라우드 타입(b)으로 제거된다. 이를 리세스(recess) 패턴(b)이라고도 한다.
다음, 도 1g에 도시된 바와 같이, "BOE Oxide Etchant"를 사용하여 열산화막(131)을 제거한다.
따라서, 반도체 기판(100)의 표면에는 라우드 타입의 리세스 패턴이 형성된다.
다음, 도 1h에는 상기 리세스 패턴(b)이 형성된 반도체 기판(100)상에 일반적인 트랜지스터 제조 공정을 수행하여 게이트 산화막(141)과 게이트 폴리(151)를 제조한 상태가 도시되어 있다. 이러한 공정 및 기타 나머지 공정은 일반적인 트랜지스터의 제조 공정과 동일하므로 추가 설명은 생략한다.
지금까지 CMP 공정에 의하여 트랜지스터의 리세스 게이트를 형성하는 방법을 설명하였다.
즉, 제 1 실시예에서는 열산화막을 하드 마스크로 이용하여 라운드 타입의 리세스 게이트 채널을 구현하는 방법을 설명하였다.
실시예 2
도 2a~도 2h에는 본 발명에서 제안하는 트랜지스터의 게이트 형성 방법의 제 2 실시예가 도시되어 있다.
먼저, 도 2a에 도시된 바와같이, 실리콘 반도체 기판(200) 표면 위에 열산화막(211)을 소정 두께(예컨대, 100~200Å)로 형성시킨다.
다음, 도 2b에 도시된 바와 같이, 산화막(211) 표면 위에 포토 레지스트를 도포한 후 리소그래피 공정을 거쳐 미세 패턴(221)을 형성한다. 미세 패턴(221)은 트랜지스터의 게이트가 형성될 영역이므로 제조할 트랜지스터의 사이즈에 따라 그 높이와 폭을 조절할 수 있을 것이다.
다음, 도 2c에 도시된 바와 같이, 건식 식각 공정에 의하여 외부로 노출되어 있는 산화막 영역을 제거한다.
다음, 도 2d에 도시된 바와 같이, 포토 레지스터(221)을 제거한 후, 반도체 기판(200)의 표면에 대하여 플라즈마 나이트라이데이션 처리(plasma nitridation treatment)를 진행한다.
그 결과, 반도체 기판(200)의 표면에는 박막의 질화막(231: SiN)이 형성된다.
다음, 도 2e에 도시된 바와 같이, 산화막 패턴(222)을 식각 공정에 의하여 제거한다.
그 결과, 산화막 패턴(222)이 제거된 곳에는 반도체 기판(200)의 표면이 노출된다.
다음, 반도체 기판의 전면에 대하여 CMP 공정을 수행한다. 상기 CMP 공정은 노출된 반도체 기판인 실리콘을 연마하기 위한 공정이다.
본 실시예에 CMP 공정은 순수한 실리콘과 질화막의 연마 차이를 고려하여 이루어지며, 원하는 디싱 현상을 얻기 위하여 실리콘에 대한 연마 속도가 크도록 하였다.
상기 CMP 공정에 의하여 도 2f에 도시된 바와 같이, 노출되어 있던 반도체 기판의 표면은 디싱 현상에 의하여 라우드 타입(a)으로 움푹 파여진다. 이를 리세스(recess) 패턴(a)이라고도 한다.
다음, 도 2g에 도시된 바와 같이, 인산을 이용하여 반도체 기판(200)의 표면에 형성되어 있는 질화막(231)을 제거한다.
따라서, 반도체 기판(200)의 표면에는 라운드 타입의 리세스 패턴이 형성된다.
다음, 도 2h에는 상기 리세스 패턴(a)이 형성된 반도체 기판(200)상에 일반적인 트랜지스터 제조 공정을 수행하여 게이트 산화막(241)과 게이트 폴리(251)를 제조한 상태가 도시되어 있다. 이러한 공정 및 기타 나머지 공정은 일반적인 트랜지스터의 제조 공정과 동일하므로 추가 설명은 생략한다.
이상 제 2 실시예에서는 반도체 기판에 대한 프라즈마 나이트라이데이션 처리에 의하여 반도체 기판의 표면에 트랜지스터의 리세스 게이트를 형성하는 방법을 설명하였다.
본 발명에 의할 경우, 유효 채널 길이가 긴 리세스 타입의 게이트 채널을 형성할 수 있으므로 반도체 소자의 집적도 증가에 대응할 수 있다.
한편, 본 발명의 경우 유효 채널의 길이가 길어짐으로 인하여 동일한 집적도를 유지한 상태에서 문턱전압의 감소폭을 줄일 수 있는 효과가 있다.

Claims (7)

  1. 반도체 기판에 질화막을 형성하는 단계;
    상기 질화막상에 포토 레지스트 패턴을 형성하는 단계;
    상기 포토 레지스트 패턴으로 도포되어 있는 질화막을 제외한 나머지 질화막을 제거하여 질화막 패턴을 형성하는 단계;
    상기 포토 레지스트 패턴을 제거하는 단계;
    열산화 공정에 의하여 상기 반도체 기판에 산화막을 형성하는 단계;
    상기 질화막 패턴을 제거하여 그에 대응하는 반도체 기판의 표면을 노출시키는 단계;
    CMP 공정에 의하여 상기 노출된 반도체 기판에 대하여 리세스 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  2. 제 1 항에 있어서,
    상기 리세스 패턴은 트랜지스터의 게이트 채널 영역에 대응하는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  3. 제 1 항에 있어서,
    상기 리세스 패턴 상에 트랜지스터의 게이트 산화막과 게이트 폴리를 순차적 으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  4. 반도체 기판에 산화막을 형성하는 단계;
    상기 산화막상에 포토 레지스트 패턴을 형성하는 단계;
    상기 포토 레지스트 패턴으로 도포되어 있는 산화막을 제외한 나머지 산화막을 제거하여 산화막 패턴을 형성하는 단계;
    상기 포토 레지스트 패턴을 제거하는 단계;
    플라즈마 나이트라이데이션 처리에 의하여 상기 반도체 기판에 질화막을 형성하는 단계;
    상기 산화막 패턴을 제거하여 그에 대응하는 반도체 기판의 표면을 노출시키는 단계;
    CMP 공정에 의하여 상기 노출된 반도체 기판에 대하여 리세스 패턴을 형성하는 단계;
    상기 질화막을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  5. 제 4 항에 있어서,
    상기 리세스 패턴은 트랜지스터의 게이트 채널 영역에 대응하는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  6. 제 4 항에 있어서,
    상기 리세스 패턴 상에 트랜지스터의 게이트 산화막과 게이트 폴리를 순차적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  7. 제 4 항에 있어서,
    상기 산화막은 열산화 공정에 의하여 형성되는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
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