KR20060071940A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 STAR(Step-gated asymmetry recess) 셀 형성시 액티브 영역과 소자분리막 경계지역에 혼이 발생하는 것을 방지하기 위한 반도체 소자의 제조방법에 관한 것이다. 본 발명은 액티브 영역과 필드 영역을 구비한 반도체 기판을 제공하는 단계; 상기 기판 필드 영역 내에 측벽산화막 및 라이너 질화막을 구비한 트렌치형의 소자분리막을 형성하는 단계; 상기 소자분리막의 일부분과 이에 접한 액티브 영역을 식각하여 기판 액티브 영역을 리세스시키는 단계; 상기 기판 결과물에 대해 인산을 이용한 습식 식각을 수행하여 리세스된 기판 액티브 영역보다 높게 배치된 라이너 질화막 부분을 제거하는 단계; 및 상기 리세스된 기판 액티브 영역 표면의 데미지층이 제거되도록 상기 기판 결과물에 대해 LET(Light etch treatment) 공정을 진행하는 단계;를 포함한다.

Description

반도체 소자의 제조방법{Method for manufacturing semiconductor device}
도 1a 내지 도 1c는 종래의 STAR 셀 형성을 위한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2f는 본 발명에 따른 STAR 셀 형성을 위한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20: 기판 21; 측벽산화막
22: 라이너 질화막 23: 소자분리막
24: 반사방지막 25: 감광막 패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, STAR(Step-gated asymmetry recess) 셀 형성시 액티브 영역과 소자분리막 경계지역에 혼이 발생하는 것을 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.
디램과 같은 메모리 반도체 소자의 고집적화가 급격히 진행됨에 따라, 기존의 평면형 트랜지스터 구조에서는 셀 지역의 문턱전압 마진 및 리프레쉬 시간 감소 로 상당한 어려움을 겪고 있다. 이에 소자의 고집적화에 부합하는 문턱전압을 확보하면서 리프레쉬 특성을 확보하기 위해 다양한 연구들이 활발히 진행되고 있다.
이러한 노력의 하나로 최근 STAR(Step-gated asymmetry recess) 셀 구조가 제안되었다. STAR 셀은 액티브 영역의 일부를 리세스시켜 상기 액티브 영역이 단차지도록 만들고, 이렇게 단차진 액티브 영역에 게이트를 형성하여 모스펫 소자에서의 유효 채널 길이(effective channel length)를 증가시켜 준 구조로서, 단채널효과를 줄여주어 낮은 문턱전압 도우즈(Vt dose)로도 원하는 정도의 문턱전압을 얻을 수 있으며, 아울러, 모스펫 소자에 걸리는 전계를 낮출 수 있어서, 데이터를 갱신하는 리프레쉬 시간을 기존의 평면형 셀 구조에 비해 3배 이상 개선시킬 수 있다.
특히, 이와 같은 STAR 셀은 기존 공정에 간단한 공정을 추가하거나 변경하여 구현할 수 있으므로, 그 적용이 매우 용이해서 현재로선 메모리 반도체 소자의 고집적화에 따른 문턱전압 마진 및 리프레쉬 시간의 감소 문제를 해결할 수 있는 매우 유용한 방법으로 대두되고 있다.
도 1a 내지 도 1d는 종래의 STAR 셀 형성을 위한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a 에 도시한 바와 같이, 실리콘 기판(10)의 필드 영역 내에 측벽산화막(11) 및 라이너 질화막(12)을 구비한 트렌치형의 소자분리막(13)을 형성한다.
그런다음, 도 1b에 도시한 바와 같이, 기판 전면 상에 반사방지막(14)을 증착한 후, 이러한 반사방지막(14) 상에 공지의 포토리소그라피 공정에 따라 소자분 리막의 일부 및 이에 접한 액티브 영역 부분을 노출시키는 감광막 패턴(15)을 형성한다.
이어서, 도 1c에 도시한 바와 같이, 감광막 패턴을 식각마스크로 이용해서 그 아래의 반사방지막과 기판 일부 두께를 식각하고, 이를 통해, 소자분리막(13)의 일부 및 이에 접한 기판 액티브 영역 부분을 리세스시킨다. 그 다음, 상기 식각마스크로 이용한 감광막 패턴을 제거하고, 연이어, 잔류된 반사방지막을 제거한다.
이후, 도시하지는 않았으나, 단차진 액티브 영역 및 식각된 소자분리막 부분 상에 게이트를 형성한 다음, 소오스/드레인 이온주입을 행하여 STAR 셀의 형성을 완성한다.
그런데, 종래의 STAR 셀을 형성하기 위한 반도체 소자의 제조방법은 라이너 질화막 부분에 혼(horn,100)이 발생하는 문제가 있다. 이는, 소자분리막 및 기판을 리세스 시킬때, 질화막의 식각속도가 산화막 및 폴리실리콘 보다 느려서, 라이너 질화막이 덜 식각되기 때문이다. 이러한 혼은 리프레쉬 저하 및 디바이스 열화의 원인이 된다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위해 안출된 것으로서, STAR(Step-gated asymmetry recess) 셀 형성시 액티브 영역과 소자분리막 경계지역에 혼이 발생하는 것을 방지하기 위한 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 액티브 영역과 필드 영역을 구비한 반도체 기판을 제공하는 단계; 상기 기판 필드 영역 내에 측벽산화막 및 라이너 질화막을 구비한 트렌치형의 소자분리막을 형성하는 단계; 상기 소자분리막의 일부분과 이에 접한 액티브 영역을 식각하여 기판 액티브 영역을 리세스시키는 단계; 상기 기판 결과물에 대해 인산을 이용한 습식 식각을 수행하여 리세스된 기판 액티브 영역보다 높게 배치된 라이너 질화막 부분을 제거하는 단계; 및 상기 리세스된 기판 액티브 영역 표면의 데미지층이 제거되도록 상기 기판 결과물에 대해 LET(Light etch treatment) 공정을 진행하는 단계;를 포함한다.
상기 인산을 이용한 습식식각은 질화막과 산화막의 식각비가 20:1 이상이 되는 조건으로 수행한다.
상기 LET 공정은 Ar/CF4/O2 플라즈마를 사용하여 수행한다.
상기 LET 공정은 CF4와 O2를 1:2∼1:4의 비율로 조합하여 수행한다.
상기 LET 공정은 300∼400mT의 압력에서 수행한다.
(실시예)
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 실리콘 기판(20) 상에 50∼150Å 두께로 패드산화막을 형성한 후, 상기 패드산화막 상에 500∼700Å 두께로 패드질화막을 형성한다. 그런 다음, 상기 패드질화막과 패드산화막을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시킨다. 그런다음, 상기 노출된 기판 부분을 식각하여 2000∼3000Å 깊이의 트렌치를 형성한다. 이어서, 상기 트렌치 표면에 측벽산화막(21)을 형성하고, 측벽산화막(21)을 포함한 기판 상에 라이너 질화막(22)을 형성한다.
이어서, 상기 라이너 질화막(22) 상에 트렌치가 완전히 매립되도록 산화막을 증착하고, 상기 산화막을 패드질화막이 드러날 때까지 CMP하여 소자분리막(23)을 형성한다. 그리고나서, 잔류된 패드질화막과 패드산화막을 제거한다.
도 2b를 참조하면, 기판 전면 상에 반사방지막(24)을 증착한 후, 방사방지막(24) 상에 공지의 포토리소그라피 공정에 따라 소자분리막(23)의 일부 및 이에 접한 액티브 영역 부분을 노출시키는 감광막 패턴(25)을 형성한다.
도 2c를 참조하면, 감강막 패턴을 마스크로 이용해서 그 아래의 반사방지막과 기판 일부 두께를 식각하고, 이를 통해, 소자분리막(23)의 일부 및 이에 접한 기판 액티브 영역 부분을 리세스시킨다. 그 다음, 상기 식각마스크로 이용한 감광막 패턴을 제거하고, 연이어, 잔류된 반사방지막을 제거한다.
여기서, 소자분리막 및 기판을 리세스 시킬때, 질화막의 식각속도가 산화막 및 폴리실리콘 보다 느려서, 라이너 질화막이 덜 식각되어 리세스된 영역의 액티브와 소자분리막 경계지역에 혼(horn,100)이 발생한다. 도 2d는 액티브 영역의 단축, 즉, 도 2c를 90°회전시켜 도시한 도면으로, 리세스된 영역에 혼(100)이 발생했음을 알 수 있다. 이러한 혼(100)은 리프레쉬 저하 및 디바이스 열화의 원인되어 소자특성에 악영향을 미친다.
상기 혼(100)을 제거하기 위해, 도 2e에 도시한 바와 같이, 상기 기판 결과물에 대해 인산을 이용한 습식 식각을 수행하여 리세스된 기판 액티브 영역보다 높게 배치된 라이너 질화막(22) 부분을 제거한다. 상기 인산을 이용한 습식식각은 질화막과 산화막의 식각비가 20:1 이상이 되는 조건으로 수행한다.
도 2f를 참조하면, 상기 리세스된 기판 액티브 영역 표면의 데미지층이 제거되도록 상기 기판 결과물에 대해 LET(Light etch treatment) 공정을 진행한다. 상기 LET 공정은 300∼400mT의 압력에서 Ar/CF4/O2 플라즈마를 사용하여 수행하며, CF4와 O2의 비가 1:2∼1:4가 되도록한다.
이후, 도시하지는 않았으나, 게이트 형성 및 소오스/드레인 영역 형성 공정을 포함한 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명에 따른 반도체 소자의 제조를 완성한다.
이상에서와 같이 본 발명은, 기판 리세스 후 인산을 이용한 습식식각으로 혼을 제거하고, LET 공정을 진행하여 기판 표면의 데미지층을 제거함으로써, 소자 특성을 향상시킬 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (5)

  1. 액티브 영역과 필드 영역을 구비한 반도체 기판을 제공하는 단계;
    상기 기판 필드 영역 내에 측벽산화막 및 라이너 질화막을 구비한 트렌치형의 소자분리막을 형성하는 단계;
    상기 소자분리막의 일부분과 이에 접한 액티브 영역을 식각하여 기판 액티브 영역을 리세스시키는 단계;
    상기 기판 결과물에 대해 인산을 이용한 습식 식각을 수행하여 리세스된 기판 액티브 영역보다 높게 배치된 라이너 질화막 부분을 제거하는 단계; 및
    상기 리세스된 기판 액티브 영역 표면의 데미지층이 제거되도록 상기 기판 결과물에 대해 LET(Light etch treatment) 공정을 진행하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 인산을 이용한 습식식각은 질화막과 산화막의 식각비가 20:1 이상이 되는 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 LET 공정은 Ar/CF4/O2 플라즈마를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 LET 공정은 CF4와 O2를 1:2∼1:4의 비율로 조합하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 LET 공정은 300∼400mT의 압력에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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