KR20060074080A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 리세스 게이트 구조에서 문턱전압 강하를 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다. 본 발명은 실리콘 기판 내에 액티브 영역을 한정하는 소자분리막을 형성하는 단계; 상기 기판 액티브 영역을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치 내에 감광막을 매립시키는 단계; 상기 제1트렌치 저면 가장자리의 실리콘 혼(horn) 부분이 노출되도록 상기 감광막을 에치백하는 단계; 상기 노출된 실리콘 혼을 식각하는 단계; 상기 제1트렌치 내에 잔류된 감광막을 제거하는 단계; 및 상기 제1트렌치 저면의 기판 부분을 식각하여 제1트렌치 보다 깊은 제2트렌치를 형성하는 단계;를 포함한다.

Description

반도체 소자의 제조방법{Method for manufacturing semiconductor device}
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 기판 11: 소자분리막
12: 감광막 패턴 13: 제1트렌치
14: 혼 15: 감광막
16: 제2트렌치
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 리세스 게이트 구조에서 문턱전압 강하를 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 트랜지스터의 오프 상태 누설 증가가 더욱 심각해졌다. 오프 상태 누설 증가를 방지하기 위해 채널의 농도를 높이면, 소자에 걸리는 전기장은 더욱 증가하게 된다. 특히, 디램의 셀 트랜지스터의 경우 증가된 전기장에 의하여 리프레시 특성의 심각한 열화를 유발한다.
이를 해결할 수 있는 방법으로 리세스 게이트 구조가 개발되었다. 리세스 게이트는 액티브 영역의 일부를 리세스(recess)시켜 상기 액티브 영역이 단차지도록 만들고, 이렇게 단차진 액티브 영역에 게이트를 형성하여 모스펫 소자에서의 유효 채널 길이(effective channel length)를 증가시켜 준 구조로서, 단채널효과를 줄여주어 낮은 문턱전압 도우즈(Vt dose)로도 원하는 정도의 문턱전압을 얻을 수 있으며, 아울러, 모스펫(MOSFET) 소자에 걸리는 전계를 낮출 수 있어서, 데이터를 갱신하는 리프레쉬 시간을 기존의 평면형 셀 구조에 비해 3배 이상 개선시킬 수 있다.
그런데, 리세스 게이트 식각과정에서 소자분리막 측벽영역의 기판 식각속도가 작아서 리세스 게이트 식각시 소자분리막 측벽에서 실리콘이 식각되지 않고 뿔형상으로 남는 혼이 발생하게 된다.
이러한 혼이 발생하게 되면, 국부적인 전계증가가 유발되어 낮은 게이트 전압에서 혼 영역이 턴-온(turn-on)되어 트랜지스터의 문턱전압을 낮추게 된다. 혼에 의해 유발된 로컬 채널에 의한 전류는 작아서 실제적인 트랜지스터의 전류를 확보할 수 없으며, 실제적인 트랜지스터의 전류를 확보하기 위하여는 정상적으로 리세스 식각된 지역에 의한 메인 채널에서의 턴-온이 필요하다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 리세스 게이트 구조에서 문턱전압 강하를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 실리콘 기판 내에 액티브 영역을 한정하는 소자분리막을 형성하는 단계; 상기 기판 액티브 영역을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치 내에 감광막을 매립시키는 단계; 상기 제1트렌치 저면 가장자리의 실리콘 혼(horn) 부분이 노출되도록 상기 감광막을 에치백하는 단계; 상기 노출된 실리콘 혼을 식각하는 단계; 상기 제1트렌치 내에 잔류된 감광막을 제거하는 단계; 및 상기 제1트렌치 저면의 기판 부분을 식각하여 제1트렌치 보다 깊은 제2트렌치를 형성하는 단계;를 포함한다.
상기 제1트렌치는 300∼1000Å 깊이로 형성한다.
상기 제1트렌치 내에 감광막을 매립시키는 단계는 스핀코팅 방식을 사용하여 수행한다.
상기 제2트렌치는 1000∼2000Å 깊이로 형성한다.
(실시예)
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 패드산화막과 패드질화막을 형성하고. 패드질화막 상에 감광막을 도포한 다음 감광막을 노광 및 현상하여 소자분리 영역을 노출시키는 감광막 패턴(미도시)을 형성한다. 이어서, 감광막 패턴을 마스크로 패드질화막을 식각하고, 패드질화막을 마스크로 패드산화막과 기판을 식각하여 트렌치를 형성한다. 상기 트렌치를 산화막으로 매립하여 액티브 영역을 한정하는 소자분리막(11)을 형성한다. 이때, 소자분리막(11)은 포지티브 앵글(positive angle)을 갖도록 형성한다.
계속해서, 소자분리막(11)이 형성된 기판(10) 상에 감광막을 도포하고, 노광 및 현상 공정을 통해 채널 예정 영역을 노출시키는 감광막 패턴(12)을 형성한다. 상기 감광막 패턴(12)을 마스크로 액티브 영역의 기판 부분을 식각하여 제1트렌치(13)를 형성한다. 이때, 트렌치 측벽부분의 식각속도가 느려서 실리콘이 뿔 형상으로 남는 혼(horn, 14)이 발생한다. 제1트렌치는 혼이 많이 발생하도록 식각한다. 제1트렌치의 깊이는 공정 마진과 관련이 있는데, 제1트렌치를 너무 얕게 식각할 경우 혼의 깊이의 절대치가 부족하여 웨이퍼내 균일도에 제한을 주며, 너무 깊게 식각할 경우 후속 에치백시 균일도에 영향을 받는다. 따라서, 상기 제1트렌치(13)는 300∼1000Å 깊이로 형성하는 것이 바람직하다.
도 1b를 참조하면, 상기 제1트렌치(13)를 감광막으로 매립시킨다. 이때, 상기 제1트렌치(13)의 매립은 스핀코팅 방식을 이용하여 진행하며, 감광막의 두께는 0.5㎛ 이하로 형성한다.
도 1c를 참조하면, 상기 제1트렌치(13) 저면 가장자리 부분의 실리콘 혼(15)이 드러나도록 상기 감광제(14)를 에치백한다. 이때, 혼(15)이 형성되지 않은 중앙부에는 감광제(14)가 남는다.
도 1d를 참조하면, 잔류한 감광제(15)를 식각장벽으로 이용하여 실리콘 혼(14)을 습식식각한다. 이때, 혼(14)을 과도식각하여 제1트렌치(13)의 중앙부보다 가장자리부가 더 깊이 식각되도록 함으로써, 문턱전압 변동 현상을 근본적으로 방지할 수 있다.
도 1e를 참조하면, 상기 제1트렌치(13) 내에 잔류한 감광제(15)를 제거하고, 상기 제1트렌치(13)를 식각하여 제1트렌치(13) 보다 깊은 제2트렌치(16)를 형성한다. 이때, 제2트렌치(16)는 1000∼2000Å 깊이로 형성한다. 여기서, 제2트렌치(16)의 측벽부분이 중앙부보다 더 깊은 형상이 되어 혼(14)에 의해 발생하는 험프 현상을 방지할 수 있으며, 문턱전압 쉬프트 현상을 방지할 수 있다. 따라서, 안정된 오프 누설 특성과 양호한 전류 특성을 얻을 수 있으며, 국부적으로 전기장이 강해지는 영역이 제거되어 리프레쉬 특성도 향상된다.
이후, 도시하지는 않았으나, 게이트 및 소오스/드레인 영역을 형성하고 공지된 일련의 후속공정들을 차례로 진행하여 반도체 소자의 제조를 완성한다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서와 같이 본 발명은, 리세스 게이트 형성시 리세스 식각을 2단계로 진행함으로써, 혼의 발생을 방지할 수 있다. 따라서, 소자의 문턱전압 강하를 방 지하여 누설 전류(leakage current)를 방지할 수 있다. 또한, 혼을 제거함으로써 국부적으로 전기장이 강해지는 영역이 제거되어 리프레쉬 특성을 개선할 수 있다.

Claims (4)

  1. 실리콘 기판 내에 액티브 영역을 한정하는 소자분리막을 형성하는 단계;
    상기 기판 액티브 영역을 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치 내에 감광막을 매립시키는 단계;
    상기 제1트렌치 저면 가장자리의 실리콘 혼(horn) 부분이 노출되도록 상기 감광막을 에치백하는 단계;
    상기 노출된 실리콘 혼을 식각하는 단계;
    상기 제1트렌치 내에 잔류된 감광막을 제거하는 단계; 및
    상기 제1트렌치 저면의 기판 부분을 식각하여 제1트렌치 보다 깊은 제2트렌치를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1트렌치는 300∼1000Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1트렌치 내에 감광막을 매립시키는 단계는 스핀코팅 방식을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제2트렌치는 1000∼2000Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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