KR100772102B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 게이트와 제1 및 제2접합영역이 형성된 반도체기판을 제공하는 단계와, 상기 기판 전면 상에 감광제가 첨가되지 않은 제1레지스트막을 형성하는 단계와, 상기 제1레지스트막을 게이트가 노출될 때까지 전면 식각하는 단계와, 상기 결과물 상에 감광제가 첨가된 제2레지스트막을 형성하는 단계와, 상기 제2접합영역 상부에 형성된 제2레지스트막 부분을 노광하는 단계와, 상기 노광된 제2레지스트막 부분과 그 아래의 제1레지스트막 부분을 차례로 제거하여 제2접합영역을 노출시키는 단계와, 상기 노출된 제2접합영역 내에 할로우 이온주입을 수행하는 단계와, 상기 잔류된 제1 및 제2레지스트막을 제거하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 종래 기술의 문제점을 설명하기 위한 도면.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
300 : 반도체기판 301 : 소자분리막
302 : 게이트 절연막 303 : 게이트 도전막
302 : 게이트 하드마스크막 305 : 게이트
306a : 소오스영역 306b : 드레인영역
PR1 : 제1레지스트막 PR2 : 제2레지스트막
M : 노광마스크
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 리프레 쉬 특성 개선을 목적으로 수행하는 할로우 이온주입을 위한 레지스트패턴을 형성함에 있어서의 레지스트막의 갭-필(Gap-fill) 특성을 개선함과 아울러 노광 공정의 마진을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 채널 길이 및 접합영역의 면적은 감소하고 있고, 채널 및 접합영역(소오스/드레인영역)으로의 이온주입 농도는 증가하고 있는 추세이다. 이에 따라, 소오스영역과 드레인영역간 간섭 현상이 증가하여 게이트의 제어능력이 저하되는 단채널 효과(Short Channel Effect)가 유발되고, 아울러 전계(Electron Field) 증가에 따른 접합 누설전류 증가 현상으로 데이타 유지 시간(Data Retention Time)이 감소하여 리프레쉬(Refresh) 특성이 열화되는 등 소자의 특성 저하가 야기되고 있다.
이에, 최근에는 상기 고집적화에 따른 소자의 전기적 특성 저하 문제를 방지하기 위한 다양한 기술들이 제안되고 있으며, 예컨대, 상기 리프레쉬 특성 열화 현상을 억제하기 위한 방법들 중의 하나로서 할로우(HALO) 이온주입공정이 적용되고 있다.
상기한 할로우 이온주입은, 일반적으로 게이트 라인이 형성된 기판 상에 드레인영역을 선택적으로 노출시키는 레지스트패턴을 형성한 후, 상기 레지스트패턴을 이온주입 장벽으로 이용해서 드레인영역 내에 채널과 동일한 타입의 불순물을 이온주입하는 기술로서, 이러한 할로우 이온주입에 따르면, 채널과 드레인영역이 접하는 지점에서 전계가 완화되어 접합 누설전류가 감소하고 소자의 리프레쉬 특성이 개선된다.
이하에서는 도 1a 내지 도 1c를 참조해서 상기한 할로우 이온주입공정을 포함하는 종래 기술에 따른 반도체 소자의 제조방법을 설명하도록 한다.
도 1a를 참조하면, 소자분리막(101)이 구비되고, 수 개의 게이트(105)가 형성됨과 아울러 소오스영역(106a) 및 드레인영역(106b)이 형성된 반도체기판(100)을 마련한다.
여기서, 도면부호 102는 게이트 절연막을, 103은 게이트 도전막을, 104는 게이트 하드마스크막을 각각 나타낸다.
그런다음, 상기 게이트(105)들을 덮도록 기판(100) 전면 상에 감광제(PAG : Photo Active Compound)가 첨가된 레지스트막(PR)을 도포한다. 여기서, 상기 레지스트막(PR)은 빛을 받은 부분이 제거되는 포지티브 타입의 감광막으로서, 통상 감광제(PAG)와 폴리머(Polymer) 그리고 용매(Solvent)의 혼합물로 구성된다.
도 1b를 참조하면, 상기 결과물 위에 레지스트막(PR)의 노광을 위한 노광마스크(M)를 위치시키고, 노광장비로부터 빛을 조사하여 드레인영역(106b) 상에 형성된 레지스트막(PR) 부분이 노광(Expose)되도록 한다. 이때, 상기 조사하는 빛의 회절 현상에 기인하여 소망하는 노광지역 이외의 레지스트막(PR) 부분까지도 그 일부가 노광된다.
도 1c를 참조하면, 상기 레지스트막(PR)의 노광지역을 현상액(Developer)을 이용하여 제거하여, 기판의 드레인영역(106b)을 노출시킨다. 이때, 소망하는 노광지역 이외의 레지스트막(PR) 부분의 일부도 제거되어 게이트(105)의 상단부가 노출된다. 다음으로, 상기 레지스트막(PR)이 제거되어 노출된 기판의 드레인영역(106b) 내에 리프레쉬 특성 개선을 위한 할로우 이온주입을 수행한다.
이후, 도시하지는 않았으나, 상기 잔류된 레지스트막(PR)을 제거하고, 계속해서 공지된 일련의 후속 공정을 차례로 수행하여 반도체 소자를 제조한다.
그러나, 전술한 종래 기술에서는 반도체 소자의 고집적화로 게이트의 높이가 높아지고 게이트간 간격이 좁아짐에 따라 레지스트막(PR)이 게이트(105) 사이에 제대로 충진되지 못하는 이른바 갭-필(Gap-fill) 불량이 발생하고, 또한, 노광 공정의 마진이 감소하는 문제점이 유발된다. 이하에서는 도 2를 참조하여 상기한 종래 기술의 문제점을 좀 더 자세하게 설명하도록 한다.
첫째, 종래 기술에서는 게이트(105)를 덮도록 기판 상에 레지스트막(PR) 도포시, 게이트(105) 높이가 높고 게이트(105)간 간격이 좁으며 또한 상기 레지스트막(PR)의 점도(viscosity)를 특정값 이하로 낮출 수 없기 때문에, 도 2에 도시된 바와 같이, 레지스트막(PR)이 게이트(105) 사이의 공간에 제대로 충진되지 못하는 문제점이 있다.
둘째, 앞서 설명한 바와 같이, 반도체 소자의 고집적화로 게이트 높이가 높아지고 게이트 간격이 좁아짐에 따라 노광시켜야 하는 레지스트막 부분의 종횡비(aspect ratio)가 크게 증가하기 때문에, 노광공정시 사용가능한 에너지의 범위(EL : Exposure Latitude) 및 초점 깊이(DOF : Depth of Focus)의 범위가 축소하게 되는데, 이렇게 공정 마진이 감소하면 공정 불량이 유발될 가능성이 크고 균일하고 정밀한 레지스트패턴을 구현하기가 어렵다는 문제점이 있다. 아울러, 노광시켜야 하는 레지스트막 부분의 두께가 두꺼우므로 노광시 조사하는 빛의 에너지가 커지고, 그래서 노광을 원치 않는 레지스트막 부분으로 회절해 들어가는 빛의 양 및 그 세기도 증가하게 되는데, 이 또한 레지스트패턴의 정밀성을 저해하는 요인으로 작용한다.
상기한 종래 기술의 문제점들은 반도체 소자의 고집적화가 진행됨에 따라 점점 심각해지고 있으며, 70㎚ 이하급 기술에서는 상기 문제점들로 인해 할로우 이온주입공정 적용 자체가 어려울 것으로 여겨지고 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 할로우 이온주입을 위한 레지스트패턴을 형성함에 있어서의 레지스트막의 갭-필(Gap-fill) 특성을 개선하고 아울러 노광 공정의 마진을 개선하여 레지스트패턴의 정밀성과 균일성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 게이트와 제1 및 제2접합영역이 형성된 반도체기판을 제공하는 단계; 상기 기판 전면 상에 감광제가 첨가되지 않은 제1레지스트막을 형성하는 단계; 상기 제1레지스트막을 게이트가 노출될 때까지 전면 식각하는 단계; 상기 결과물 상에 감광제가 첨가된 제2레지스트막을 형성하는 단계; 상기 제2접합영역 상부에 형성된 제2레지스트막 부분을 노광하는 단계; 상기 노광된 제2레지스트막 부분과 그 아래의 제1레지스트막 부분을 차례로 제거하여 제2접합영역을 노출시키는 단계; 상기 노출된 제2접 합영역 내에 할로우 이온주입을 수행하는 단계; 및 상기 잔류된 제1 및 제2레지스트막을 제거하는 단계;를 포함한다.
여기서, 상기 제2접합영역은 드레인영역 또는 소오스영역이다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 소자분리막(301)이 구비되고, 수 개의 게이트(305)가 형성됨과 아울러 제1접합영역으로서 소오스영역(306a) 및 제2접합영역으로서 드레인영역(306b)이 형성된 반도체기판(300)을 마련한다.
여기서, 도면부호 302는 게이트 절연막을, 303은 게이트 도전막을, 304는 게이트 하드마스크막을 각각 나타낸다.
그런다음, 상기 게이트(305)들을 덮도록 기판(300) 전면 상에 감광제(PAG)가 첨가되지 않은 제1레지스트막(PR1)을 도포한다. 그런 후, 상기 제1레지스트막(PR1)을 게이트(305)가 노출될 때까지 에치-백(etch-back) 방식으로 전면 식각한다.
여기서, 상기 제1레지스트막(PR1)은 감광제(PAG)를 함유하지 않으므로 노광 유무에 상관 없이 현상액으로 제거가 가능하며, 또한, 감광제(PAG)가 첨가된 레지스트막에 비해 상대적으로 점도를 낮게 만들 수 있어서 갭-필(Gap-fill) 특성이 우수하다는 잇점이 있다.
도 3b를 참조하면, 상기 결과물 상에 감광제(PAG)가 첨가된 포지티브 타입의 제2레지스트막(PR2)을 형성한다.
도 3c를 참조하면, 상기 결과물 위에 할로우 이온주입될 드레인영역(306b) 상부에 형성된 제2레지스트막(PR2) 부분을 노광시키기 위한 노광마스크(M)를 위치시키고, 노광장비로부터 빛을 조사하여 드레인영역(306b) 상부에 형성된 제2레지스트막(PR2) 부분이 노광되도록 한다.
이때, 본 발명의 경우 게이트(305) 및 제1레지스트막(PR1) 상에 형성된 제2레지스트막(PR2) 부분만 노광시키면 되므로, 종래 보다 노광시켜야 하는 레지스트막의 두께가 훨씬 감소된다. 그러므로, 노광 공정의 마진이 종래에 비해 크게 개선되고, 아울러 노광시 빛의 에너지를 종래에 비해 크게 감소시킬 수 있어서 소망하는 노광지역 이외의 레지스트막 부분으로 빛이 회절해 들어가는 현상을 억제할 수 있다.
도 3d를 참조하면, 상기 제2레지스트막(PR2)의 노광지역을 현상액을 이용하여 제거하고, 계속해서 그 아래의 제1레지스트막(PR1) 부분을 제거하여 기판의 드레인영역(306b)을 노출시킨다. 이때, 소망하는 노광지역 이외의 레지스트막 부분의 손실은 종래에 비해 상대적으로 매우 적게 발생한다. 다음으로, 상기 노출된 드레인영역(306b) 내에 할로우 이온주입을 수행한다.
이와 같이, 본 발명은 할로우 이온주입을 위한 레지스트패턴을 형성함에 있어서, 감광제(PAC)가 첨가되지 않은 제1레지스트막(PR1)과 감광제(PAC)가 첨가된 제2레지스트막(PR2)을 이중으로 도포한 후, 상기 제2레지스트막(PR2) 부분만 노광 시킨 다음, 노광지역과 그 아래의 제1레지스트막(PR1)을 현상액으로 제거하여 기판의 드레인영역(306b)을 노출시키는 레지스트패턴을 형성한다.
이 경우, 상기 제1레지스트막(PR1)이 감광제를 함유하지 않아 점도가 낮으므로, 레지스트패턴 형성시 종래와 같은 갭-필(Gap-fill) 불량이 발생하지 않는다. 또한, 본 발명에서는 노광시켜야하는 레지스트막 부분의 두께가 종래에 비해 훨씬 얇아지기 때문에 노광 공정의 마진이 크게 개선된다. 그러므로, 결과적으로 본 발명의 방법을 적용하면 70㎚ 이하급 차세대 고집적 소자에서 요구하는 미세하고 균일한 레지스트패턴의 구현이 가능해진다.
부가해서, 본 발명은 기존의 노광마스크를 그대로 활용하기 때문에, 별도로 마스크를 제조할 필요가 없어 추가적인 비용 지출 없이 용이하게 공정에 적용할 수 있다는 잇점이 있다.
이후, 도시하지는 않았으나, 상기 잔류된 제1레지스트막(PR1) 및 제2레지스트막(PR2)을 제거하고, 계속해서 공지된 일련의 후속 공정을 차례로 수행하여 본 발명의 반도체 소자를 제조한다.
한편, 전술한 본 발명의 실시예에서는 드레인영역(306b) 내에 선택적으로 할로우 이온주입을 수행한 경우에 대해 도시하고 설명하였지만, 필요에 따라, 접합영역 중 드레인영역(306b)이 아닌 소오스영역(306a)을 선택적으로 노출시켜 소오스영역(306a) 내에 선택적으로 할로우 이온주입을 수행할 수도 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 할로우 이온주입을 위한 레지스트패턴을 형성함에 있어서, 감광제(PAC)가 첨가되지 않아 갭-필(Gap-fill) 특성이 우수하고 노광 유무에 상관없이 제거할 수 있는 레지스트막(No PAC PR)과 감광제가 첨가된 포지티브 타입의 레지스트막을 이중으로 형성함으로써, 레지스트패턴 형성시 갭-필(Gap-fill) 불량 발생을 방지할 수 있고, 아울러 노광 공정의 마진을 종래에 비해 크게 개선할 수 있다. 그러므로, 본 발명의 방법에 따르면 종래에 비해 미세하고 균일한 레지스트패턴을 구현할 수 있다.
부가해서, 본 발명은 기존의 노광마스크를 그대로 활용할 수 있기 때문에, 별도의 마스크 제조를 위한 추가적인 비용 지출 없이 용이하게 공정에 적용할 수 있다.

Claims (2)

  1. 게이트와 제1 및 제2접합영역이 형성된 반도체기판을 제공하는 단계;
    상기 기판 전면 상에 감광제가 첨가되지 않은 제1레지스트막을 형성하는 단계;
    상기 제1레지스트막을 게이트가 노출될 때까지 전면 식각하는 단계;
    상기 결과물 상에 감광제가 첨가된 제2레지스트막을 형성하는 단계;
    상기 제2접합영역 상부에 형성된 제2레지스트막 부분을 노광하는 단계;
    상기 노광된 제2레지스트막 부분과 그 아래의 제1레지스트막 부분을 차례로 제거하여 제2접합영역을 노출시키는 단계;
    상기 노출된 제2접합영역 내에 할로우 이온주입을 수행하는 단계; 및
    상기 잔류된 제1 및 제2레지스트막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제2접합영역은 드레인영역 또는 소오스영역인 것을 특징으로 하는 반도체 소자의 제조방법.
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