KR20070081214A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 원하지 않는 지역, 즉 비활성지역에 리세스 게이트가 형성되는 문제점을 해결하기 위한 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 소자분리막에 의해 활성영역이 정의된 반도체 기판 상에 하드마스크, 반사방지막과 리세스 예정지역을 오픈시키는 제1감광막패턴을 순차로 형성하는 단계, 상기 제1감광막패턴을 식각마스크로 하여 상기 반사방지막의 일부를 제1식각하는 단계, 상기 제1감광막패턴을 포함한 전면에 상기 반도체 기판의 활성영역을 오픈시키는 제2감광막패턴을 형성하는 단계, 상기 제2감광막패턴을 식각마스크로 하여 나머지 반사방지막과 상기 하드마스크를 제2식각하는 단계, 상기 하드마스크를 식각마스크로 하여 상기 반도체 기판의 리세스 예정지역을 소정식각하여 리세스를 형성하는 단계를 포함하고, 상기한 본 발명은 워드라인과 활성영역의 오버랩문제를 해결하고, 리세스와 소자분리막 사이에서 오버레이 마진이 줄어든다. 또한, 경제적으로 비용을 줄일 수 있는 효과가 있다.
리세스, 피치사이즈, 노광, 감광막
Description
도 1은 종래 기술에 따른 반도체 소자를 설명하기 위한 단면도,
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도,
도 4a 내지 도 4b는 본 발명의 바람직한 실시예에 따른 반도체 소자의 감광막패턴을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 하드마스크 34 : 반사방지막
35 : 제1감광막패턴 36 : 제2감광막패턴
37 : 리세스
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 리세스 채널 제조방법에 관한 것이다.
반도체 소자가 초고집적화 됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 게이트 채널길이(Gate channel Length)가 점점 작아지고 이온주입도핑(Implant Dopping)농도가 증가함에 따라 전계(Electric Filed) 증가에 의해 접합 누설전류(Junction Leakage)가 생겨 소자의 리프레시특성을 확보하기가 어렵다.
이를 개선하기 위해 게이트 배선 형성방법으로 활성영역 기판을 리세스패턴으로 식각 후 게이트를 형성하는 리세스 게이트 공정이 실시되고 있다. 상기 리세스 게이트 공정을 적용하면 채널길이 증가 및 이온주입 도핑 농도의 감소가 가능하여 소자의 리프레시 특성이 개선된다.
그러나, 종래 기술에 따른 리세스 게이트는 라인타입(Line Type)으로 형성된 리세스 게이트가 원하지 않는 지역(비활성지역)에도 형성됨으로 인하여 워드라인(Word Line)이 활성영역(Active)과 가깝게 형성이 된다. 이것이 게이트 넓이(Gate Width)가 넓은 소자(Device)에서는 문제가 되지 않다가 소자가 고집적화 됨에 따라 워드라인과 활성영역이 오버랩(Overlap)되어 디램(DRAM)의 소자 특성을 저하시키는 문제점이 있다.
도 1은 종래 기술에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)을 형성하고, 활성영역을 정의한 반도체 기판(11)을 소정 식각하여 리세스(13)를 형성하였다.
여기서, 리세스(13)는 활성영역 뿐 아니라, 소자분리막(12)의 일부에도 같이 형성되어 워드라인과 활성영역이 오버랩되어 소자특성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 원하지 않는 지역, 즉 비활성지역에 리세스 게이트가 형성되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 소자분리막에 의해 활성영역이 정의된 반도체 기판 상에 하드마스크, 반사방지막과 리세스 예정지역을 오픈시키는 제1감광막패턴을 순차로 형성하는 단계, 상기 제1감광막패턴을 식각마스크로 하여 상기 반사방지막의 일부를 제1식각하는 단계, 상기 제1감광막패턴을 포함한 전면에 상기 반도체 기판의 활성영역을 오픈시키는 제2감광막패턴을 형성하는 단계, 상기 제2감광막패턴을 식각마스크로 하여 나머지 반사방지막과 상기 하드마스크를 제2식각하는 단계, 상기 하드마스크를 식각마스크로 하여 상기 반도체 기판의 리세스 예정지 역을 소정식각하여 리세스를 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(31)에 소자분리막(32)을 형성한다. 여기서, 소자분리막(32)은 활성영역을 정의하기 위한 것으로, 적어도 후속 리세스보다 깊게 형성한다.
이어서, 활성영역이 정의된 반도체 기판(31) 상에 하드마스크(33)를 형성한다. 여기서, 하드마스크(33)는 비정질카본(Amorphous Carbon)으로 형성할 수 있다.
이어서, 하드마스크(33) 상에 반사방지막(34)과 감광막을 형성하고, 노광 및 현상으로 리세스 예정지역을 오픈시키는 제1감광막패턴(35)을 형성한다. 여기서, 반사방지막(34)은 실리콘산화질화막(SiON)으로 형성한다.
도 2a를 위한 평면도는 도 3a를 참조한다. 도 3a를 참조하면, 반도체 기판(31)의 최상부에 반사방지막(34)이 형성되고, 리세스 예정지역('Ｒ')을 오픈시키는 라인타입(Line Type)의 제1감광막패턴(35)을 알 수 있다.
도 2b에 도시된 바와 같이, 제1감광막패턴(35)을 식각마스크로 반사방지막 (34)의 일부를 제1식각한다.
도 2b를 위한 평면도는 도 3b를 참조한다. 도 3b를 참조하면, 반도체 기판(31)의 상부에 형성된 반사방지막(34)을 제1감광막패턴(35)을 식각마스크로 하여 제1식각한 후의 모습을 알 수 있다.
즉, 제1감광막패턴(35)이 없는 부분은 반사방지막(34)이 소정깊이로 제1식각되어 얇은 두께(100)가 되었고, 제1감광막패턴(35)이 형성된 부분은 반사방지막(34)이 식각되지 않아 그대로 남아있다(200).
도 2c에 도시된 바와 같이, 반사방지막(34)을 포함한 전면에 감광막을 형성하고, 노광 및 현상으로 활성영역을 오픈시키는 홀타입의 제2감광막패턴(36)을 형성한다.
도 2c를 위한 평면도는 도 3c과 도 3d를 참조한다. 도 3c를 참조하면, 반사방지막(34)을 포함한 전면에 활성영역을 오픈시키는 제2감광막패턴(36)의 셀 레이아웃(Cell LayOut)이다. 도 3d를 참조하면, 제2감광막패턴(36)의 패턴 이미지(Pattern Image)를 알 수 있다. 즉, 도 3c와 같이 셀 레이아웃으로 노광을 진행하면 도 3d와 같이 활성영역을 오픈시키는 원형의 홀(Hole)모양의 개구(opening)를 갖는 제2감광막패턴(36)이 형성됨을 알 수 있다.
따라서, 소자분리막(32) 상부의 리세스 예정지역('Ｒ')은 제2감광막패턴(36)에 의해 덮인다.
도 2d에 도시된 바와 같이, 제2감광막패턴(36)을 식각마스크로 반사방지막(34)을 소정깊이로 제2식각한다. 이때, 반사방지막(34)은 상기 도 2b에 도시된 바 와 같이 이미 일부분이 제1식각 되어있기 때문에, 이 공정에서 리세스 예정지역('Ｒ')이 제2감광막패턴(36)으로 식각된 반사방지막(34)의 제2식각보다 더 낮은 단차를 형성하여 식각된다.
이어서, 하드마스크(33)를 식각한다. 여기서, 하드마스크(33)는 반사방지막(34)의 단차대로 리세스 예정지역('Ｒ')이 주변보다 더 낮은 형태로 식각된다.
도 2e에 도시된 바와 같이, 하드마스크(33)를 식각마스크로 리세스 예정지역('Ｒ')의 반도체 기판(31)을 식각하여 리세스(37)를 형성한다.
도 2e를 위한 평면도는 도 3e를 참조한다. 도 3e를 참조하면, 제2감광막패턴(36)으로 활성영역('Ａ')이 오픈되고, 활성영역('Ａ') 내부에만 리세스(37)가 형성되어 있는 것을 알 수 있다.
즉, 제1감광막패턴(35)과 제2감광막패턴(36)의 이중 노광공정으로 활성영역('Ａ')에만 리세스(37)를 형성하고, 소자분리막(32)에는 리세스의 형성을 방지함으로써, 워드라인과 활성영역의 오버랩문제를 해결하면서, 반도체 소자의 고집적화에 따라 게이트의 선폭이 좁아져도 리세스와 소자분리막 사이에서 오버레이 마진을 확보할 수 있다.
도 4a 내지 도 4b는 본 발명의 바람직한 실시예에 따른 반도체 소자의 감광막패턴을 설명하기 위한 단면도이다.
도 4a를 참조하면, 에너지 변동에 따른 감광막패턴의 안정성을 알 수 있다. 에너지가 일정조건으로 변화되어도, 활성영역 전체를 오픈시키도록 넓게 패터닝한 홀타입의 감광막패턴은 작은 변화(40)만 있기때문에 원하는 패턴으로 패터닝이 가 능하다.
도 4b를 참조하면, 포커스(focus) 변동에 따른 감광막패턴의 안정성을 알 수 있다. 포커스가 일정조건으로 변화되어도, 활성영역 전체를 오픈시키도록 넓게 패터닝한 홀타입의 감광막패턴은 작은 변화(50)만 있기때문에 원하는 패턴으로 패터닝이 가능하다.
상기한 본 발명은, 감광막의 이중노광을 실시하여 소자분리막 부분에 리세스 형성을 방지함으로써 워드라인과 활성영역의 오버랩문제를 해결하고, 리세스와 소자분리막 사이에서 오버레이 마진을 확보할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 소자의 제조방법은 워드라인과 활성영역의 오버랩문제를 해결하고, 리세스와 소자분리막 사이에서 오버레이 마진을 확보할 수 있다. 또한, 경제적으로 비용을 줄일 수 있는 효과가 있다.
Claims (5)
- 소자분리막에 의해 활성영역이 정의된 반도체 기판 상에 하드마스크, 반사방지막과 리세스 예정지역을 오픈시키는 제1감광막패턴을 순차로 형성하는 단계;상기 제1감광막패턴을 식각마스크로 하여 상기 반사방지막의 일부를 제1식각하는 단계;상기 제1감광막패턴을 포함한 전면에 상기 반도체 기판의 활성영역을 오픈시키는 제2감광막패턴을 형성하는 단계;상기 제2감광막패턴을 식각마스크로 하여 나머지 반사방지막과 상기 하드마스크를 제2식각하는 단계; 및상기 하드마스크를 식각마스크로 하여 상기 반도체 기판의 리세스 예정지역을 소정식각하여 리세스를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제1감광막패턴은 라인타입으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,제2감광막패턴은 홀타입으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 반사방지막은 SiON으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 하드마스크는 비정질카본으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR100772688B1 (ko) * | 2006-09-29 | 2007-11-02 | 주식회사 하이닉스반도체 | 반도체 소자의 리세스패턴 제조방법 |
| US7902079B2 (en) | 2006-09-29 | 2011-03-08 | Hynix Semiconductor Inc. | Method for fabricating recess pattern in semiconductor device |
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