KR100525078B1 - 고전압 및 저전압 트랜지스터들을 갖는 반도체 소자의제조 방법 - Google Patents
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Abstract
고전압 및 저전압 트랜지스터들을 갖는 반도체 소자의 제조 방법을 제공한다. 이 방법은 고전압 영역 및 저전압 영역을 갖는 기판 상에 제1 게이트 절연막을 형성하는 단계, 저전압 영역의 기판에 선택적으로 문턱전압의 조절을 위한 불순물 이온들을 주입하는 단계, 저전압 영역의 제1 게이트 절연막을 선택적으로 제거하는 단계, 및 기판 전면 상에 제2 게이트 절연막을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 고전압 및 저전압 트랜지스터들을 갖는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자들 중에는, 공급되는 전원 전압에 비하여 높은 고전압이 요구되는 반도체 소자들이 있다. 예컨대, EEPROM 또는 플래쉬 기억 소자는 기억 셀에 데이타를 저장하거나, 저장된 데이타를 소거하기 위하여 고전압이 요구된다. 이러한 고전압을 요구하는 반도체 소자는 통상, 고전압을 컨트롤하기 위한 고전압 트랜지스터 및 고전압에 비하여 상대적으로 낮은 저전압을 컨트롤하기 위한 저전압 트랜지스터를 포함한다.
도 1 내지 도 5는 종래의 고전압 및 저전압 트랜지스터들을 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하면, 고전압 영역(a) 및 저전압 영역(b)을 갖는 기판(1) 상에 제1 게이트 산화막(2)을 형성한다. 상기 고전압 영역(a)은 고전압 트랜지스터가 형성되는 영역이며, 상기 저전압 영역(b)은 저전압 트랜지스터가 형성되는 영역이다.
상기 제1 게이트 산화막(2) 상에 상기 저전압 영역(b)내의 상기 제1 게이트 산화막(2)을 노출시키는 제1 감광막 패턴(3)을 형성한다. 상기 제1 감광막 패턴(3)은 상기 고전압 영역(a)내의 상기 제1 게이트 산화막(2)을 덮는다. 상기 제1 감광막 패턴(3)을 마스크로 사용하여 상기 노출된 제1 게이트 산화막(2)을 제거하여 상기 저전압 영역(b)의 기판(1)을 노출시킨다.
상기 제1 감광막 패턴(3)을 제거하고, 상기 기판(1) 전면 상에 제2 게이트 산화막(4)을 형성한다. 이에 따라, 상기 고전압 영역(a)의 기판(1) 상에는 상기 제1 및 제2 게이트 산화막들(2,4)이 적층되어 있고, 상기 저전압 영역(b)의 기판(1) 상에는 상기 제2 게이트 산화막(4)이 형성되어 있다.
상기 제2 게이트 산화막(4) 상에 상기 저전압 영역(b)내의 제2 게이트 산화막(4)을 노출시키는 제2 감광막 패턴(5)을 형성한다. 상기 제2 감광막 패턴(5)은 고전압 영역(a)내의 제2 게이트 산화막(4)을 덮는다. 상기 제2 감광막 패턴(5)을 마스크로 사용하여 상기 저전압 영역(b)의 기판(1)에 문턱전압의 조절을 위한 불순물 이온들을 주입한다.
도 3, 도 4 및 도 5를 참조하면, 상기 제2 감광막 패턴(5)을 식각마스크로 사용하여 상기 저전압 영역(b)내의 상기 제2 게이트 산화막(4)을 제거한다. 이어서, 상기 제2 감광막 패턴(5)을 제거하고, 기판(1) 전면 상에 제3 게이트 산화막(6)을 형성한다. 이에 따라, 상기 고전압 영역(a)의 기판(1) 상에 차례로 적층된 상기 제1, 제2 및 제3 게이트 산화막들(2,4,6)로 구성된 고전압 게이트 산화막(7)이 형성되고, 상기 저전압 영역(b)의 기판(1) 상에는 상기 제3 게이트 산화막(6)으로 구성된 저전압 게이트 산화막(6)이 형성된다.
상기 기판(1) 전면에 게이트 도전막(8)을 형성하고, 상기 게이트 도전막(8)을 패터닝하여 상기 고전압 영역(a)내에 고전압 게이트 전극(8a)을 형성하고, 상기 저전압 영역(b)내에 저전압 게이트 전극(8b)을 형성한다.
이어서, 상기 저전압 영역(b)의 기판(1)을 덮는 제3 감광막 패턴(9)을 형성한다. 상기 제3 감광막 패턴(9) 및 상기 고전압 게이트 전극(8a)을 마스크로 사용하여 상기 고전압 게이트 전극(8a) 양측의 상기 고전압 게이트 산화막(7)을 이방성 식각으로 리세스한다. 두꺼운 사익 고전압 게이트 산화막(7)의 일부를 리세스하는 것은 후속의 소오스/드레인 영역의 형성을 위한 불순물 이온들을 주입을 용이하게 수행하기 위함이다. 이어서, 상기 제3 감광막 패턴(9)을 제거한다.
상기 고전압 게이트 전극(8a) 양측의 기판(1)에 고전압 소오스/드레인 영역(10a)을 형성하고, 상기 저전압 게이트 전극(8b) 양측의 기판(1)에 저전압 소오스/드레인 영역(10b)을 형성한다.
상술한 종래의 제조 방법에 따르면, 고전압 및 저전압 게이트 산화막들(7,6)을 형성하기 위하여 많은 포토리소그라피 공정들, 및 소오스/드레인 영역을 형성하기 전에, 고전압 게이트 산화막(7)의 일부를 선택적으로 리세스하기 위한 포토리소그라피 공정등이 요구된다. 이에 따라, 상술한 종래의 반도체 소자의 제조 방법은 매우 복잡하며 장시간의 공정시간들이 요구된다. 그 결과, 반도체 제품의 생산성이 크게 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 공정을 단순화시킬 수 있는 고전압 및 저전압 트랜지스터들을 갖는 반도체 소자의 제조 방법을 제공하는데 있다.
상술한 기술적 과제를 해결하기 위한 고전압 및 저전압 트랜지스터들을 갖는 반도체 소자의 제조 방법을 제공한다. 이 방법은 고전압 영역 및 저전압 영역을 갖는 기판 상에 제1 게이트 절연막을 형성하는 단계를 포함할 수 있다. 상기 저전압 영역의 기판에 선택적으로 문턱전압의 조절을 위한 불순물 이온들을 주입하고, 상기 저전압 영역의 상기 제1 게이트 절연막을 선택적으로 제거한다. 상기 기판 전면 상에 제2 게이트 절연막을 형성한다.
구체적으로, 상기 문턱전압의 조절을 위한 불순물 이온들을 주입하는 단계, 및 상기 제1 게이트 절연막을 선택적으로 제거하는 단계는, 상기 고전압 영역내의 상기 제1 게이트 절연막을 덮는 감광막 패턴을 형성하여 상기 저전압 영역내의 상기 제1 게이트 절연막을 노출시키는 단계; 상기 감광막 패턴을 마스크로 사용하여 상기 저전압 영역의 기판에 상기 문턱전압의 조절을 위한 불순물 이온들을 주입하는 단계; 상기 감광막 패턴을 식각마스크로 사용하여 상기 노출된 제1 게이트 절연막을 제거하는 단계; 및 상기 감광막 패턴을 제거하는 단계를 포함할 수 있다. 상기 방법은 상기 제2 게이트 절연막을 형성한 후에, 상기 기판 전면 상에 게이트 도전막을 형성하는 단계, 상기 게이트 도전막을 패터닝하여 상기 고전압 영역의 기판 상의 고전압 게이트 전극, 및 상기 저전압 영역의 기판 상의 저전압 게이트 전극을 형성하는 단계, 및 상기 고전압 게이트 전극 양측의 상기 제2 및 제1 게이트 절연막들, 및 상기 저전압 게이트 전극 양측의 상기 제2 게이트 절연막을 동시에 이방성 식각하는 단계를 더 포함할 수 있다. 상기 방법은 상기 게이트 절연막들을 이방성 식각한 후에, 상기 고전압 게이트 전극 양측의 기판내에 제1 소오스/드레인 영역, 및 상기 저전압 게이트 전극 양측의 기판내에 제2 소오스/드레인 영역을 형성하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 본 발명의 사상은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 명세서 전체에 걸쳐 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 6 내지 도 8은 본 발명의 실시예에 따른 고전압 및 저전압 트랜지스터들을 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 고전압 영역(c) 및 저전압 영역(d)을 갖는 기판(100)을 준비한다. 상기 고전압 영역(c)은 고전압 트랜지스터가 형성되는 영역이며, 상기 저전압 영역(d)은 저전압 트랜지스터가 형성되는 영역이다.
상기 기판(100)의 소정영역에 소자분리막(미도시함)을 형성하여 상기 고전압 영역(c)의 고전압 활성영역 및 상기 저전압 영역(d)의 저전압 활성영역을 한정한다.
상기 고전압 및 저전압 활성영역들을 갖는 기판(100) 전면 상에 제1 게이트 절연막(102)을 형성한다. 상기 제1 게이트 절연막(102)은 제1 열산화 공정에 의해 형성되는 것이 바람직하다. 이로써, 상기 제1 게이트 절연막(102)은 열산화막으로 형성된다. 상기 제1 게이트 절연막(102)의 두께는 상술한 종래의 제1 및 제2 게이트 산화막들의 두께들의 합과 동일할 수 있다.
상기 제1 게이트 절연막(102) 상에 감광막 패턴(104)을 형성한다. 상기 감광막 패턴(104)은 상기 고전압 영역(c)내의 상기 제1 게이트 절연막(102)을 덮는다. 이로써, 상기 저전압 영역(d)내의 상기 제1 게이트 절연막(102)은 노출된다.
상기 감광막 패턴(104)을 마스크로 사용하여 상기 저전압 활성영역에 문턱전압의 조절을 위한 불순물 이온들을 주입한다.
도 7을 참조하면, 이어서, 상기 감광막 패턴(104)을 식각마스크로 사용하여 상기 저전압 활성영역 상에 형성된 상기 제1 게이트 절연막(102)을 제거한다. 이로써, 상기 저전압 활성영역이 노출된다.
상기 기판(100) 전면 상에 제2 게이트 절연막(106)을 형성한다. 이에 따라, 상기 고전압 활성영역 상에는 차례로 적층된 상기 제1 및 제2 게이트 절연막들(102,106)로 구성된 고전압 게이트 절연막(108)이 형성되고, 상기 저전압 활성영역 상에는 상기 제2 게이트 절연막(106)으로 구성된 저전압 게이트 절연막(106)이 형성된다. 상기 제2 게이트 절연막(106)은 제2 열산화 공정에 의해 형성되는 것이 바람직하다. 따라서, 상기 제2 게이트 절연막(106)도 열산화막으로 형성된다. 상기 제2 게이트 절연막(106)은 상술한 종래의 제3 게이트 산화막과 동일한 두께를 갖도록 형성될 수 있다.
상기 제2 게이트 절연막(106) 상에 게이트 도전막(110)을 형성한다. 상기 게이트 도전막(110)은 도핑된 폴리실리콘 또는 폴리사이드로 형성할 수 있다. 상기 폴리사이드는 차례로 적층된 도핑된 폴리실리콘 및 금속 실리사이드로 구성된다.
도 8을 참조하면, 상기 게이트 도전막(110)을 패터닝하여 상기 고전압 활성영역을 가로지르는 고전압 게이트 전극(110a) 및 상기 저전압 활성영역을 가로지르는 저전압 게이트 전극(110b)을 형성한다.
이어서, 상기 게이트 전극들(110a,110b)을 마스크로 사용하여 전면 이방성 식각을 한다. 이에 따라, 상기 고전압 게이트 전극(110a) 양측의 상기 고전압 게이트 절연막(108)을 리세스함과 동시에, 상기 저전압 게이트 전극(110b) 양측의 상기 저전압 게이트 절연막(106)을 이방성 식각한다. 이때, 상기 고전압 게이트 전극(110a) 양측의 상기 고전압 게이트 절연막(108)의 일부는 잔존할 수 있다.
상기 고전압 게이트 전극(110a) 양측의 상기 고전압 활성영역에 제1 소오스/드레인 영역(112a)을 형성하고, 상기 저전압 게이트 전극(110b) 양측의 상기 저전압 활성영역에 제2 소오스/드레인 영역(112b)을 형성한다. 상기 제1 및 제2 소오스 드레인 영역들(112a,112b)은 순차적으로 형성되거나 동시에 형성될 수 있다.
상술한 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 있어서, 상기 고전압 및 저전압 게이트 절연막들(108,106)을 형성하기 위해 사용된 포토리소그라피 공정은 단 한번 수행된다. 또한, 상기 고전압 게이트 전극(110a) 양측의 상기 고전압 게이트 절연막(108)을 리세스하는 공정시에, 종래와 달리, 포토리소그라피 공정이 전혀 수행되지 않는다. 결과적으로, 본 발명에 따른 제조 방법은 종래에 비하여 월등히 공정을 단순화할 수 있다. 이로써, 반도체 제품의 생산성을 크게 향상시킬 수 있다.
상술한 바와 같이, 본 발명에 따르면, 고전압 및 저전압 게이트 절연막들을 형성할때, 포토리소그라피 공정은 단 한번 수행되며, 또한, 고전압 게이트 전극 양측의 고전압 게이트 절연막을 리세스하는 공정에서는, 포토리소그라피 공정이 요구되지 않는다. 이에 따라, 본 발명에 따른 반도체 소자의 제조 방법은 종래에 비하여 월등히 공정을 단순화시킬 수 있다. 그 결과, 반도체 제품의 생산성을 크게 향상시킬 수 있다.
도 1 내지 도 5는 종래의 고전압 및 저전압 트랜지스터들을 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6 내지 도 8은 본 발명의 실시예에 따른 고전압 및 저전압 트랜지스터들을 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
Claims (4)
- 고전압 영역 및 저전압 영역을 갖는 기판 상에 제1 게이트 절연막을 형성하는 단계;상기 저전압 영역의 기판에 선택적으로 문턱전압의 조절을 위한 불순물 이온들을 주입하는 단계;상기 저전압 영역의 상기 제1 게이트 절연막을 선택적으로 제거하는 단계; 및상기 기판 전면 상에 제2 게이트 절연막을 형성하는 단계를 포함하는 고전압 및 저전압 트랜지스터들을 갖는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 문턱전압의 조절을 위한 불순물 이온들을 주입하는 단계, 및 상기 제1 게이트 절연막을 선택적으로 제거하는 단계는,상기 고전압 영역내의 상기 제1 게이트 절연막을 덮는 감광막 패턴을 형성하여 상기 저전압 영역내의 상기 제1 게이트 절연막을 노출시키는 단계;상기 감광막 패턴을 마스크로 사용하여 상기 저전압 영역의 기판에 상기 문턱전압의 조절을 위한 불순물 이온들을 주입하는 단계;상기 감광막 패턴을 식각마스크로 사용하여 상기 노출된 제1 게이트 절연막을 제거하는 단계; 및상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 고전압 및 저전압 트랜지스터들을 갖는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제2 게이트 절연막을 형성한 후에,상기 기판 전면 상에 게이트 도전막을 형성하는 단계;상기 게이트 도전막을 패터닝하여 상기 고전압 영역의 기판 상의 고전압 게이트 전극, 및 상기 저전압 영역의 기판 상의 저전압 게이트 전극을 형성하는 단계; 및상기 고전압 게이트 전극 양측의 상기 제2 및 제1 게이트 절연막들, 및 상기 저전압 게이트 전극 양측의 상기 제2 게이트 절연막을 동시에 이방성 식각하는 단계를 더 포함하는 것을 특징으로 하는 고전압 및 저전압 트랜지스터들을 갖는 반도체 소자의 제조 방법.
- 제 3 항에 있어서, 상기 게이트 절연막들을 이방성 식각한 후에,상기 고전압 게이트 전극 양측의 기판내에 제1 소오스/드레인 영역, 및 상기 저전압 게이트 전극 양측의 기판내에 제2 소오스/드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 고전압 및 저전압 트랜지스터들을 갖는 반도체 소자의 제조 방법.
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