KR100295692B1 - 플래시 메모리 제조방법 - Google Patents
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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Abstract
본 발명은 플래시 메모리 제조방법에 관한 것으로, 종래 플래시 메모리 제조방법은 플래시 메모리셀의 드레인을 저농도와 고농도영역을 갖도록 형성하여 프로그램특성이 저하되며, 이를 방지하기 위해 드레인을 저농도영역만을 갖도록 형성하는 경우 마스크의 추가사용으로 비용이 증가하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 상부에 필드산화막을 형성하여 셀영역과 주변회로를 정의하고, 그 셀영역과 주변회로영역의 상부에 각각 플래시 메모리셀의 게이트와 주변회로의 게이트를 형성하는 게이트 형성단계와; 불순물 이온주입공정을 통해 상기 플래시 메모리셀의 게이트와 주변회로 게이트의 측면 기판하부에 저농도 소스 및 드레인을 형성하는 저농도 소스 및 드레인 형성단계와; 상기 플래시 메모리셀의 게이트와 주변회로 게이트의 측면에 측벽을 형성하는 측벽형성단계와; 상기 셀영역에 형성한 저농도 드레인의 상부측 측벽을 식각하여 크기를 최소화한 후, 고농도 불순물을 이온주입하여 상기 플래시 메모리셀의 드레인을 고농도영역만으로 형성함과 아울러 그 플래시 메모리셀의 소스와, 주변회로영역의 소스 및 드레인은 저농도영역과 고농도영역을 함께 갖도록 형성하는 고농도 소스 및 드레인 형성단계로 구성되어 마스크의 추가사용없이 셀 트랜지스터의 드레인을 고농도영역만을 갖도록 형성하여 비용의 증가없이 프로그램 특성을 향상시키는 효과가 있다.
Description
본 발명은 플래시 메모리 제조방법에 관한 것으로, 특히 마스크의 추가 없이 메모리셀의 소스 측에만 저농도영역을 형성하여 제조비용의 증가 없이 플래시 메모리의 특성을 향상시키는데 적당하도록 한 플래시 메모리 제조방법에 관한 것이다.
도1은 종래 플래시 메모리의 단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 형성하여 메모리셀이 형성될 셀영역(10)과 주변회로가 형성될 주변회로영역(20)을 정의하고, 각각의 영역에 메모리셀과 주변회로를 형성한다.
상기 메모리셀과 주변회로를 형성하는 과정은 각각 포토레지스트를 마스크로 하는 선택적 이온주입공정과 박막 증착공정 및 식각공정을 통해 형성하며, 이와 같은 종래 플래시 메모리 제조방법을 좀 더 상세히 설명한다.
먼저, 기판(1)의 상부에 필드산화막(2)을 형성하여 메모리셀이 형성될 셀영역(10)과 주변회로가 형성될 주변회로영역(20)을 정의하고, 주변회로영역(20)과 셀영역(10)의 상부에 산화막을 증착한다. 이때의 산화막은 셀영역(10)에서 주변회로영역(20) 보다 두껍게 증착되도록 하며, 이는 증착 및 식각공정 또는 산화막을 주변회로영역(20)과 셀영역(10)의 상부에 증착하고, 셀영역(10)의 상부에 증착된 산화막을 제거하여 주변회로영역에 게이트산화막(3)을 형성한 후, 상기 주변회로영역(20)의 상부에 포토레지스트 패턴을 형성한 다음, 다시 두꺼운 산화막을 증착하여 셀영역(10)에 터널링 산화막(4)을 형성하고, 주변회로영역(20)에 증착된 상대적으로 두꺼운 산화막과 그 하부의 포토레지스트 패턴을 제거하는 방법으로 형성할 수 있다.
그 다음, 상기 터널링산화막(4)과 게이트산화막(3)의 상부전면에 다결정실리콘을 증착하고, 패턴을 형성하여 셀영역(10) 측에 플로팅게이트(5)를 형성한다.
그 다음, 상기 구조의 상부전면에 ONO막(산화막, 질화막, 산화막 적층구조의 막, 6)을 증착하고, 사진식각공정을 통해 패터닝하여 상기 플로팅게이트(5)의 상부에 ONO막(6)을 형성한다.
그 다음, 상기 구조의 상부전면에 다시 다결정실리콘을 증착하고, 패터닝하여 상기 ONO막(6)의 상부에 콘트롤게이트(7)을 형성함과 아울러 상기 주변회로영역(20)의 게이트산화막(3) 상에 모스 트랜지스터의 게이트(8)를 형성한다.
그 다음, 저농도 불순물 이온주입공정을 통해 상기 콘트롤게이트(7)의 측면 기판상에 저농도 소스 및 드레인(9)을 형성함과 아울러 상기 게이트(8)의 측면 기판하부에도 저농도 소스 및 드레인(9)을 형성하고, 그 저농도 소스 및 드레인(9)과는 반대 도전형의 불순물 이온을 이온주입하여 상기 저농도 소스 및 드레인(9)의 하부측에 할로이온주입영역(13)을 형성한다음, 상기 구조의 상부전면에 절연막을 증착한 후, 건식식각하여 상기 플로팅게이트(5), ONO막(6), 콘트롤게이트(7) 적층구조의 측면에 측벽(11)을 형성함과 아울러 상기 게이트(8)의 측면에도 측벽(11)을 형성하고, 다시 고농도 불순물 이온을 이온주입하여 상기 측벽(11)의 측면 기판하부에 고농도 소스 및 드레인(12)을 형성한다.
그러나, 상기와 같은 종래 플래시 메모리 제조방법은 플래시 메모리셀의 할로이온주입영역을 형성하기 위한 불순물 주입의 경우 플래시 메모리의 프로그램 특성은 개선되지만 소거특성이 저하되며, 피형 불순물 이온주입의 경우 플래시 메모리의 프로그램 특성을 저하시키며, 소거특성은 향상시키게 되어, 엔형의 불순물 이온을 이온주입하는 경우 플래시 메모리의 프로그램특성을 최적화하는 제한요소가 되며, 이와 같은 프로그램특성을 최적화하기 위해서는 소스 및 드레인 형성과정에서 플래시 메모리셀과 주변회로의 모스 트랜지스터를 각기 다른 형태로 제조하여야 하나 별도의 마스크를 사용함으로써, 비용이 증가하는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 별도의 마스크 추가공정을 사용하지 않고 메모리셀영역과 주변회로영역의 모스 트랜지스터의 소스 및 드레인영역을 다르게 형성할 수 있는 플래시 메모리 제조방법을 제공함에 그 목적이 있다.
도1은 종래 플래시 메모리의 일부 단면도.
도2a 내지 도2i는 본 발명 플래시 메모리의 제조공정 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
1:기판 2:필드산화막
3:게이트 산화막 4:터널링산화막
5:다결정실리콘(플로팅게이트) 6:ONO막
7:다결정실리콘(콘트롤게이트) 8:게이트전극
9:소스 및 드레인 10:셀영역
11:할로이온주입영역 12:저농도 소스 및 드레인
13:측벽 14:고농도 드레인
상기와 같은 목적은 기판의 상부에 필드산화막을 형성하여 셀영역과 주변회로를 정의하고, 그 셀영역과 주변회로영역의 상부에 각각 플래시 메모리셀의 게이트와 주변회로의 게이트를 형성하는 게이트 형성단계와; 불순물 이온주입공정을 통해 상기 플래시 메모리셀의 게이트와 주변회로 게이트의 측면 기판하부에 저농도 소스 및 드레인을 형성하는 저농도 소스 및 드레인 형성단계와; 상기 플래시 메모리셀의 게이트와 주변회로 게이트의 측면에 측벽을 형성하는 측벽형성단계와; 상기 셀영역에 형성한 저농도 드레인의 상부측 측벽을 식각하여 크기를 최소화한 후, 고농도 불순물을 이온주입하여 상기 플래시 메모리셀의 드레인을 고농도영역만으로 형성함과 아울러 그 플래시 메모리셀의 소스와, 주변회로영역의 소스 및 드레인은 저농도영역과 고농도영역을 함께 갖도록 형성하는 고농도 소스 및 드레인 형성단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2i는 본 발명 플래시 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 증착하여 셀영역(10)과 주변회로영역(20)을 정의하고, 포토레지스트(PR1) 패턴을 상기 주변회로영역(20)의 상부에 형성한 후, 플래시 메모리셀의 문턱전압을 조정하기 위한 불순물 이온을 이온주입하는 단계(도2a)와; 상기 포토레지스트(PR1) 패턴을 제거하고, 상기 주변회로영역(20)과 셀영역(10)의 상부전면에 터널링산화막(4)과 다결정실리콘(5)을 순차적으로 증착하고, 상기 셀영역(10)의 상부측에 해당하는 다결정실리콘(5)의 상부에 위치하는 포토레지스트 패턴(PR2)을 형성한 후, 그 포토레지스트 패턴(PR2)을 식각 마스크로 사용하는 식각공정으로, 상기 주변회로영역(20)의 상부에 증착된 다결정실리콘(5)과 터널링산화막(4)을 제거하여 셀영역(10)에 터널링산화막(4)과 플로팅게이트(5)를 형성하는 단계(도2b)와; 상기 포토레지스트(PR2) 패턴을 제거하고, 상기 플로팅게이트(5)의 상부측에 ONO막(6)을 형성하고, 불순물 이온주입을 통해 상기 노출된 주변회로영역(20)인 기판(1)에 문턱전압 조절용 불순물 이온을 이온주입하는 단계(도2c)와; 상기 주변회로영역(20)의 기판(1)을 표면산화시켜 게이트산화막(3)을 형성한 후, 그 게이트산화막(3)과 ONO막(6)의 상부에 다결정실리콘(7)을 증착하고, 상기 주변회로영역(20)의 일부에 증착된 다결정실리콘(7)을 선택적으로 식각하여, 상기 주변회로영역(20)의 일부에 위치하는 게이트전극(8)을 형성하고, 상기 셀영역(10)에는 다결정실리콘(7)을 잔존시키는 단계(도2d)와; 상기 구조의 상부전면에 불순물 이온을 이온주입하여 상기 주변회로영역(20)에 형성한 게이트전극(8)의 측면 기판하부에 저농도 소스 및 드레인(9)과 할로이온주입영역(11)을 형성하는 단계(도2e)와; 상기 셀영역(10)의 상부에 증착된 터널링산화막(4), 다결정실리콘, ONO막(6), 다결정실리콘(7)을 패터닝하여 터널링산화막(4), 플로팅게이트(5), ONO막(6), 콘트롤게이트(7)가 적층된 플래시 메모리셀의 게이트를 형성하는 단계(도2f)와; 상기 주변회로영역(20)의 상부에 포토레지스트(PR3) 패턴을 형성한 후, 상기 포토레지스트(PR3) 패턴을 이온주입마스크로 사용하는 이온주입공정으로 상기 셀영역(10)의 셀트랜지스터 게이트의 측면 기판(1)에 저농도 소스 및 드레인(12)을 형성하는 단계(도2g)와; 상기 포토레지스트(PR3) 패턴을 제거한 후, 상기 주변회로영역(20)의 게이트전극(8)의 측면과 셀영역(10)의 플래시 메모리셀 게이트의 측면에 측벽(13)을 형성한 후, 포토레지스트(PR4)를 셀영역(10)과 주변회로영역(20)에 도포하고, 노광 및 현상하여 상기 셀영역에 형성한 저농도 드레인 및 그 저농도 드레인의 측면상부에 위치하는 측벽(13)을 노출시키는 패턴을 형성한 후, 그 포토레지스트(PR4) 패턴을 식각마스크로 하는 식각공정으로 상기 노출된 측벽(13)을 식각하는 단계(도2h)와; 상기 포토레지스트(PR4) 패턴을 제거하고, 고농도 불순물 이온주입공정을 통해 상기 저농도 드레인영역을 고농도 드레인(14)으로 전환시킴과 아울러 플래시 메모리셀의 저농도 소스측면에 고농도 소스(15)를 형성하고, 상기 주변회로영역(20)의 측벽(13)의 측면 기판하부에 고농도 소스 및 드레인(16)을 형성하는 단계(도2i)로 구성된다.
이하, 상기와 같은 본 발명 플래시 메모리 제조방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 증착하여 셀영역(10)과 주변회로영역(20)을 정의한다.
그 다음, 상기 셀영역(10)과 주변회로영역(20)이 정의된 기판(1)의 상부전면에 포토레지스트(PR1)를 도포하고, 노광 및 현상하여 상기 주변회로영역(20)의 상부에 위치하는 포토레지스트(PR1) 패턴을 형성한다.
그 다음, 상기 포토레지스트(PR1)를 이온주입마스크로 사용하는 이온주입공정으로 상기 셀영역(10)에 플래시 메모리셀의 문턱전압을 조정하기 위한 불순물 이온을 이온주입한다.
그 다음, 도2b에 도시한 바와 같이 상기 포토레지스트(PR1) 패턴을 제거하고, 상기 주변회로영역(20)과 셀영역(10)의 상부전면에 터널링산화막(4)과 다결정실리콘을 순차적으로 증착한다.
그 다음, 상기 다결정실리콘의 상부전면에 포토레지스트(PR2)를 도포하고 노광 및 현상하여 상기 주변회로영역(20)에 증착된 다결정실리콘(5)을 노출시키는 패턴을 형성한 후, 그 포토레지스트(PR2) 패턴을 식각 마스크로 사용하는 식각공정으로, 상기 주변회로영역(20)의 상부에 증착된 다결정실리콘(5)과 터널링산화막(4)을 제거하여 주변회로영역(20)의 기판(1)을 노출시킨다.
그 다음, 도2c에 도시한 바와 같이 상기 포토레지스트(PR2) 패턴을 제거하고, 상기 잔존하는 다결정실리콘(5)의 상부측에 ONO막(6)을 형성하고, 불순물 이온주입을 통해 상기 노출된 주변회로영역(20)인 기판(1)에 문턱전압 조절용 불순물 이온을 이온주입한다.
그 다음, 도2d에 도시한 바와 같이 상기 주변회로영역(20)의 기판(1)을 표면산화시켜 게이트산화막(3)을 형성한 후, 그 게이트산화막(3)과 ONO막(6)의 상부에 다결정실리콘(7)을 증착한다.
그 다음, 사진식각공정을 통해 상기 주변회로영역(20)의 일부에 증착된 다결정실리콘(7)을 선택적으로 식각하여, 게이트전극(8)을 형성한다.
그 다음, 도2e에 도시한 바와 같이 상기 구조의 상부전면에 불순물 이온을 이온주입하여 상기 주변회로영역(20)에 형성한 게이트전극(8)의 측면 기판하부에 저농도 소스 및 드레인(9)과 할로이온주입영역(11)을 형성한다.
그 다음, 도2f에 도시한 바와 같이 사진식각공정을 통해 상기 셀영역(10)의 상부에 증착된 터널링산화막(4), 다결정실리콘(5), ONO막(6), 다결정실리콘(7)을 패터닝하여 터널링산화막(4), 플로팅게이트(5), ONO막(6), 콘트롤게이트(7)가 적층된 플래시 메모리셀의 게이트를 형성한다.
그 다음, 도2g에 도시한 바와 같이 상기 주변회로영역(20)의 상부에 포토레지스트(PR3) 패턴을 형성한 후, 상기 포토레지스트(PR3) 패턴을 이온주입마스크로 사용하는 이온주입공정으로 상기 셀영역(10)의 셀트랜지스터 게이트의 측면 기판(1)에 저농도 소스 및 드레인(12)을 형성한다.
그 다음, 도2h에 도시한 바와 같이 상기 포토레지스트(PR3) 패턴을 제거한후, 절연막의 증착 및 건식식각공정을 통해 상기 주변회로영역(20)의 게이트전극(8)의 측면과 셀영역(10)의 플래시 메모리셀 게이트의 측면에 측벽(13)을 형성한다.
그 다음, 상기 구조의 상부전면에 포토레지스트(PR4)를 도포하고, 노광 및 현상하여 상기 셀영역(10)에 형성한 저농도 드레인 및 그 저농도 드레인의 측면상부에 위치하는 측벽(13)을 노출시키는 패턴을 형성한다.
그 다음, 상기 포토레지스트(PR4) 패턴을 식각마스크로 하는 식각공정으로 상기 노출된 측벽(13)을 식각한다. 이에 따라 상기 노출된 측벽(13)은 완전히 식각되지는 않으나 그 크기가 현저히 줄어들게 된다.
그 다음, 도2i에 도시한 바와 같이 상기 포토레지스트(PR4) 패턴을 제거하고, 고농도 불순물 이온주입공정을 실시한다. 이때, 상기 셀영역의 드레인측 상부에 위치하는 측벽은 크기가 무시할 정도로 작으므로, 그 저농도 드레인영역을 고농도 드레인(14)으로 전환시킨다.
또한, 그 고농도 이온주입공정으로 상기 주변회로영역(20)에는 LDD구조의 소스 및 드레인을 갖는 모스 트랜지스터가 형성되며, 상기 셀영역(10)에 형성한 셀트랜지스터의 소스측도 고농도영역과 저농도 영역을 갖는 LDD구조로 형성된다.
즉, 본 발명은 플래시 메모리셀의 드레인이 형성될 영역의 측벽을 제거하여 고농도 드레인만을 갖도록 형성하며, 그 플래시 메모리셀의 소스는 일반 주변회로를 구성하는 모스 트랜지스터와 같이 저농도와 고농도 영역을 갖도록 형성한다.
상기한 바와 같이 본 발명은 플래시 메모리셀의 드레인측 측벽을 선택적으로 제거하여 별도의 마스크 추가없이 플래시 메모리셀의 드레인을 저농도 영역을 갖지않는 구조로 형성함으로써, 제조비용의 증가없이 플래시 메모리셀의 프로그램특성을 향상시키는 효과가 있다.
Claims (3)
- 기판의 상부에 필드산화막을 형성하여 셀영역과 주변회로를 정의하고, 그 셀영역과 주변회로영역의 상부에 각각 플래시 메모리셀의 게이트와 주변회로의 게이트를 형성하는 게이트 형성단계와; 불순물 이온주입공정을 통해 상기 플래시 메모리셀의 게이트와 주변회로 게이트의 측면 기판하부에 저농도 소스 및 드레인을 형성하는 저농도 소스 및 드레인 형성단계와; 상기 플래시 메모리셀의 게이트와 주변회로 게이트의 측면에 측벽을 형성하는 측벽형성단계와; 상기 셀영역에 형성한 저농도 드레인의 상부측 측벽을 식각하여 크기를 최소화한 후, 고농도 불순물을 이온주입하여 상기 플래시 메모리셀의 드레인을 고농도영역만으로 형성함과 아울러 그 플래시 메모리셀의 소스와, 주변회로영역의 소스 및 드레인은 저농도영역과 고농도영역을 함께 갖도록 형성하는 고농도 소스 및 드레인 형성단계로 이루어진 것을 특징으로 하는 플래시 메모리 제조방법.
- 제 1항에 있어서, 상기 게이트 형성단계는 기판의 상부에 필드산화막을 증착하여 셀영역과 주변회로영역을 정의하는 필드산화막 형성단계와; 상기 주변회로영역의 상부에 제1포토레지스트 패턴을 형성한 후, 플래시 메모리셀의 문턱전압을 조정하기 위한 불순물 이온을 이온주입하는 셀문턱전압 조절단계와; 상기 제1포토레지스트 패턴을 제거하고, 상기 주변회로영역과 셀영역의 상부전면에 터널링산화막과 제1다결정실리콘을 순차적으로 증착하고, 상기 셀영역의 상부측에 증착된 제1다결정실리콘의 상부에 위치하는 제2포토레지스트 패턴을 형성한 후, 그 제2포토레지스트 패턴을 식각 마스크로 사용하는 식각공정으로, 상기 주변회로영역의 상부에 증착된 제1다결정실리콘과 터널링산화막을 제거하여 주변회로영역의 기판을 노출시키는 터널링산화막 및 플로팅게이트 물질 증착단계와; 상기 제2포토레지스트 패턴을 제거하고, 상기 제1다결정실리콘과 노출된 주변회로영역의 기판 상부에 ONO막을 증착하고, 사진식각공정을 통해 상기 ONO막을 패터닝하여 상기 제1다결정실리콘의 상부에만 ONO막을 잔존시키는 콘트롤게이트산화막 형성단계와; 상기 노출된 기판을 표면산화시켜 게이트산화막을 형성한 후, 그 게이트산화막과 ONO막의 상부에 제2다결정실리콘을 증착하고, 상기 주변회로영역에 증착된 제2다결정실리콘과 게이트산화막을 패터닝하여 주변회로게이트를 형성한 후, 셀영역에 증착된 제2다결정실리콘과 ONO막, 제1다결정실리콘 및 그 하부의 터널링산화막을 패터닝하여 터널링산화막, 플로팅게이트, ONO막, 콘트롤게이트가 순차적으로 적층된 플래시 메모리셀 게이트를 형성하는 게이트형성단계로 이루어진 것을 특징으로 하는 플래시 메모리 제조방법.
- 제 1항에 있어서, 고농도 소스 및 드레인 형성단계는 포토레지스트를 측벽이 형성된 셀영역과 주변회로영역에 도포하고, 노광 및 현상하여 상기 셀영역에 형성한 저농도 드레인 및 그 저농도 드레인의 측면상부에 위치하는 측벽을 노출시키는 패턴을 형성하는 단계와; 그 포토레지스트 패턴을 식각마스크로 하는 식각공정으로 상기 노출된 측벽의 일부 또는 전부를 식각하는 단계와; 상기 포토레지스트 패턴을 제거하고, 고농도 불순물 이온주입공정을 통해 셀영역과 주변회로영역의 노출된 기판에고농도 소스 및 드레인을 형성하는 단계로 이루어진 것을 특징으로 하는 플래시 메모리 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990022936A KR100295692B1 (ko) | 1999-06-18 | 1999-06-18 | 플래시 메모리 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990022936A KR100295692B1 (ko) | 1999-06-18 | 1999-06-18 | 플래시 메모리 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010002886A KR20010002886A (ko) | 2001-01-15 |
| KR100295692B1 true KR100295692B1 (ko) | 2001-07-12 |
Family
ID=19593365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990022936A KR100295692B1 (ko) | 1999-06-18 | 1999-06-18 | 플래시 메모리 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100295692B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101605240B1 (ko) * | 2013-11-15 | 2016-03-21 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Hk 내장된 플래시 메모리 및 이의 형성 방법 |
-
1999
- 1999-06-18 KR KR1019990022936A patent/KR100295692B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101605240B1 (ko) * | 2013-11-15 | 2016-03-21 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Hk 내장된 플래시 메모리 및 이의 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010002886A (ko) | 2001-01-15 |
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