KR0136997B1 - 비휘발성 메모리 셀 제조방법 - Google Patents

Abstract

본 발명은 비휘발성 메모리 셀 제조방법에 관한 것으로, 제1폴리실리콘층과 제2폴리실리콘층이 적층된 상태에서 제2폴리실리콘층상에 스택 트랜지스터(Stack Tr.)와 소오스 접합부(Source Junction)가 형성될 부위에 소정의 절연물로 한 마스크를 사용하여 패턴을 형성하고, 이를 이용하여 증착 및 식각공정등을 통해 소오스 접합부 형성공정까지 진행함으로써, 마스크의 정렬오차(Misalign)에 의해 발생되는 실렉트 채널길이(Select Channel Length) 변동을 극복하여 소자의 수율 및 신뢰성을 향상시킬 수 있는 비휘발성 메모리 셀 제조방법에 관한 것이다.

Description

비휘발성 메모리 셀 제조방법

제1A내지 1C도는 종래 비휘발성 메모리 셀 제조단계를 도시한 소자의 단면도.

제2A 내지 2H도는 본 발명에 의한 비휘발성 메모리 셀 제조단계를 도시한 소자의 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

21 : 실리콘 기판22 : 터널 산화막

23 : 제1 폴리실리콘층(플로팅 게이트)

24 : ONO막24A : NO 막

25 : 제2 폴리실리콘층(컨트롤 게이트)

26 : 산화막 패턴27 : 제1감광막

28 : 제2감광막29 : 소오스

30 : 소오스 산화막31 : 제3감광막

32 : 드레인

본 발명은 비휘발성 메모리 셀 제조방법에 관한 것으로, 특히 제1 폴리실리콘층과 제2 폴리실리콘층이 적층된 상태에서 제2 폴리실리콘층상에 스택 트랜지스터(Stack Tr.)와 소오스 접합부(Source Junction)가 형성될 부위에 소정의 절연물로 한 마스크를 사용하여 패턴을 형성하고, 이를 이용하여 증착 및 식각공정등을 통해 소오스 접합부 형성공정까지 진행함으로써, 마스크의 정렬오차(Misalign)에 의해 발생되는 실렉트 채널길이(Select Channel Length)변동을 극복하여 소자의 수율 및 신뢰성을 향상시킬 수 있는 비휘발성 메모리 셀 제조방법에 관한 것이다.

일반적으로, 반도체 제조공정에서 한 층(Layer)위에 다른 층을 정렬하여 패턴을 확정하는 경우에 정렬오차(Misalign)가 발생하게 되는데, 소자특성상 이러한 정렬오차가 매우 중요한 문제가 되는 경우가 있다. 특히 플래쉬 메모리 셀(Flash Memory Cell) 경우와 같이 드레인을 공통으로 좌우대칭된 셀 어레이(Cell Array) 구조를 갖을 때 양쪽셀의 실렉트 채널(Select Channel)길이가 다르게 형성되면 좌우 셀의 특성이 차이가 나게되어 주변회로에서 이를 감지하기 위해서는 보다 큰 마진(Margin)을 가져야 하고, 동작속도등의 특성이 악화되는 문제가 있다. 플래쉬 메모리 셀이 실렉트 채널 길이를 확정하는 공정을 제1A 내지 1C도를 참조하여 설명하면 다음과 같다.

제1A 내지 1C도는 비휘발성 메모리 셀인 플래쉬 메모리 셀의 종래 제조단계를 도시한 소자의 단면도로서, 제1A도는 실리콘 기판(1)상에 터널 산화막(2), 플로팅 게이트(3), 층간 절연막(4), 컨트롤 게이트(5) 및 산화막(6)을 적층구조로 형성하되, 드레인이 형성될 부분을 중심으로 대칭되게 형성하고, 전체구조 상부에 감광막(7)을 도포한 후 드레인 및 소오스가 형성될 부분이 개방되도록 상기 감광막(7)을 패턴화한 상태를 도시한 것이다. 상기 패턴화된 감광막(7)은 사진공정시 정렬오차 마진(Misalign Margin)이 약 0.07㎛ 정도인데, 이 정렬오차 마진으로 인하여 좌우의 셀에 각각 형성될 실렉트 채널 길이가 다르게 확정될 수 있다. 이후 소오스/드레인 불순물 이온주입공정으로 드레인(8) 및 소오스(9)를 형성하고 감광막(7)을 제거한 상태가 제1B도에 도시되며, 제1C도는 스페이서 절연막(10), 실렉트 게이트 산화막(11) 및 실렉트 게이트(12)를 형성하여 드레인(8)을 공통으로 좌우 대칭된 셀을 제조한 상태를 도시하고 있다.

제1C도에 도시된 셀에서 좌측의 셀과 우측의 셀은 드레인(8)을 공통으로 대칭구조를 갖는데, 소자 동작시 사진공정의 정렬오차로 인하여 대칭되는 셀의 실렉트 채널길이(S)가 다를 경우 이들 셀의 특성에 차이가 나게 되고, 이로 인하여 주변회로에서 인지하는 마진이 악화되어 동작속도가 늦어지는 등의 문제가 발생한다. 이를 해결하기 위해서는 실렉트 채널길이의 변화량을 고려하여 셀을 디자인하여야 하는데 이럴 경우 셀면적을 작게하기가 어렵다.

따라서, 본 발명은 사진공정의 정렬오차에 의해 발생되는 실렉트 채널길이의 변화를 방지하여 대칭셀이 특성을 동일하게 함으로써 상기한 문제점을 해결할 수 있을 뿐만 아니라 보다 작은 면적에서 셀을 제조할 수 있는 비휘발성 메모리 셀 제조방법을 제공함에 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명의 비휘발성 메모리 셀 제조방법은 실리콘 기판상에 터널 산화막, 제1 폴리실리콘층, ONO막 제2 폴리실리콘층을 순차적으로 형성한 후 사진공정을 통해 스택 트랜지스터와 소오스 접합부가 형성될 부위에 산화막 패턴을 형성하는 단계와, 상기 단계로부터 산화막 패턴 사이에 제1감광막을 채우고, 상기 제1감광막을 열처리하는 단계와, 상기 단계로부터 제2 감광막 도포 및 사진공정으로 스택 트랜지스터가 형성될 부위를 덮는 단계와, 상기 단계로부터 제1 및 제2감광막을 식각장벽층으로 하여 노출된 산화막 패턴 및 제2 폴리실리콘층을 순차적으로 제거하는 단계와, 상기 단계로부터 제1 및 제2 감광막을 제거하고 블랭켓 식각공정으로 산화막 패턴에 의해 노출된 제2 폴리실리콘층 및 제1 폴리실리콘층을 동시에 식각한 후 불순물 이온 주입공정으로 소오스를 형성하는 단계와, 상기 단계로부터 산화공정으로 소오스 영역상에 두꺼운 산화막을 성장시킨 후 블랭켓 식각공정으로 제1 폴리실리콘층을 식각하여 제1 및 제2 폴리실리콘층으로 된 스택 트랜지스터를 형성하는 단계와, 상기 단계로부터 실렉트 채널영역에 문턱 전압조절용 불순물 이온을 주입한 후 제3 감광막으로 드레인이 형성될 부위를 개방하고, 불순물 주입공정으로 드레인을 형성하는 단계와, 상기 단계로부터 제3감광막을 제거한 후 실렉트 게이트 산화막을 성장시키고, 제3 폴리실리콘층 증착 및 패턴공정으로 실렉트 트랜지스터를 형성하는 단계로 이루어지는 것을 특징으로 한다.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.

제2A 내지 2H도는 본 발명에 의한 비휘발성 메모리 셀 제조단계를 도시한 소자의 단면도로서, 제2A도는 실리콘 기판(21)상에 터널 산화막(22), 제1 폴리실리콘층(23), ONO막(24), 제2 폴리실리콘층(25)을 순차적으로 형성한 후 사진공정을 통해 스택 트랜지스터와 소오스 접합부가 형성된 부위에 산화막 패턴(26)을 형성한 상태를 도시한 것이다.

상기 터널 산화막(22)은 프로그램(Program) 또는 소거(Erase)시 전자가 지날 수 있도록 충분히 얇게 형성하며, 상기 제1 폴리실리콘층(23)은 후속공정을 통해 소정의 패턴으로 형성되어 플로팅 게이트가 되는데, 이는 어떤 금속단(Metal Node)과도 연결되지 않고 플로팅(Floating)되어 나중에 전자의 창고역할을 한다. 제2 폴리실리콘층(25)은 후속공정을 통해 소정의 패턴으로 형성되어 컨트롤 게이트가 되는데, 이는 프로그램이나 소거시 바이어스(Bias)를 가하여 플로팅 게이트의 전위를 조절하는 역할을 한다.

제2B도는 전체구조 상부에 제1 감광막(27)을 도포한 후 에치 백(Etch Back) 공정으로 산화막 패턴(26) 사이에 제1 감광막을 남긴 상태를 도시한 것이다.

제2C도는 상기 제1 감광막(27)을 소정시간 동안 열처리하여 노광(Expose) 및 현상(Develope) 공정에서도 제거되지 않게 하고, 전체구조 상부에 제2 감광막(28)을 도포한 후 사진공정을 통해 스택 트랜지스터가 형성될 부위가 덮이도록 제2 감광막(28)을 패턴화하고, 상기 제1 및 제2 감광막(27 및 28)을 식각 장벽층으로 하여 노출된 산화막 패턴(26) 및 제2 폴리실리콘층(25)을 순차적으로 제거한 상태를 도시한 것이다.

상기에서 제1 감광막(27)의 열처리는 약 140℃ 정도의 온도하에서 30분 정도 실시한다.

제2D도는 플라즈마 스트립퍼(Plasma Stripper)로 상기 제1 및 제2 감광막(27 및 28)을 제거한 상태를 도시한 것이고, 제2E도는 블랭켓 식각(Blanket Etch) 공정으로 산화막 패턴(26)에 의해 노출된 제2 폴리실리콘층(25) 및 제1 폴리실리콘층(23)을 동시에 식각한 후 소오스용 불순물 이온을 주입하여 소오스(29)를 형성한 상태를 도시한 것이다. 이때 블랭켓 식각공정으로 제1 폴리실리콘층(23)이 식각되어 소오스가 형성될 부위가 확정되고, 제2 폴리실리콘층(25)은 제1 폴리실리콘층(23)위의 ONO막(24)의 질화막이 식각 정지층 역할을 하여 그 하부의 제1 폴리실리콘층(23)이 남게 된다. 그리고 소오스(29)는 자기정렬(Selfalign)로 형성되고, 이로 인하여 실렉트 채널이 될 부분이 확정된다. 한편, 도면에서 지시부호(24A)는 ONO막(24)에서 상부 산화막이 제거되어 NO막이 된 상태를 나타낸 것이다.

제2F도는 산화공정으로 소오스 영역(29)상에 두께가 소오스 산화막(30)을 성장시킨 상태를 도시한 것이다. 이때 제1 폴리실리콘층(23) 상부에는 ONO막(24)중 질화막 성분에 의해 산화막이 자라지 않게 되며, 제1 및 제2 폴리실리콘층(23 및 25) 측벽의 노출부위에는 얇은 산화막이 자란다.

제2G도는 블랭켓 식각공정으로 제1 폴리실리콘층(23) 상부의 NO막(24A)을 제거하고, 계속해서 노출부위의 제1 폴리실리콘층(23)을 식각하여 자기정렬로 스택 형태의 셀 모양을 이룬 상태를 도시한 것이다. 상기 노출된 부위의 제1 폴리실리콘층(23)이 식각됨에 의해 식각된 부위는 후속 공정시 실렉트 트랜지스터의 채널이 형성될 영역(S)과 드레인 영역(C)이 되며, 남아 있는 부위는 스택 트랜지스터의 채널영역(B)이 된다.

제2H도는 실렉트 채널의 문턱전압을 조절하기 위해 실리콘 기판고 같은 종류의 불순물을 주입하고, 제3 감광막(31)을 도포한 후 드레인이 형성될 부위가 개방되도록 감광막(31)을 패턴화하고, 드레인용 불순물 이온을 주입하여 드레인(32)을 형성한 상태를 도시한 것이다. 상기 드레인(32)을 형성함으로써 셀의 실렉트 채널영역(A)과 스택 채널영역(B)이 완성된다.

이후 상기 제3 감광막(31)을 제거한 다음 실렉트 게이트 산화막을 성장시키고, 제3 폴리실리콘층 증착 및 패턴공정으로 실렉트 게이트를 형성하여 본 발명의 비휘발성 메모리 셀을 완성한다.

상기한 공정으로 비휘발성 메모리 셀을 형성하면 좌측 셀과 우측셀의 실렉트 채널 길이를 정확하 동일하게 컨트롤 할 수 있다.

본 발명에 의하면, 실렉트 채널길이의 변동이 없어져 셀 디자인시 정렬오차를 고려하여 실렉트 채널을 크게 해 주지 않아도 되므로 셀 면적을 줄일 수 있으며, 자기정렬로 소오스 접합부를 형성하므로 대칭되는 셀이 실렉트 채널길이가 동일하므로 안정된 특성의 셀을 얻을 수 있다.

Claims (4)

1. 비휘발성 메모리 셀 제조방법에 있어서, 실리콘 기판상에 터널 산화막, 제1 폴리실리콘층, ONO막 제1 폴리실리콘층을 순차적으로 형성한 후 사진 공정을 통해 스택 트랜지스터와 소오스 접합부가 형성될 부위에 산화막 패턴을 형성하는 단계와, 상기 단계로부터 산화막 패턴 사이에 제1 감광막을 채우고, 상기 제1 감광막을 열처리하는 단계와, 상기 단계로부터 제2 감광막 도포 및 사진공정으로 스택 트랜지스터가 형성될 부위를 덮는 단계와, 상기 단계로부터 제1 및 제2 감광막을 식각장벽층으로 하여 노출된 산화막 패턴 및 제2 폴리실리콘층을 순차적으로 제거하는 단계와, 상기 단계로부터 제1 및 2감광막을 제거하고 식각공정으로 산화막 패턴에 의해 노출된 제2 폴리실리콘층 및 제1 폴리실리콘층을 동시에 식각한 후 불순물 이온 주입공정으로 소오스를 형성하는 단계와, 상기 단계로부터 산화공정으로 소오스 영역상에 두꺼운 산화막을 성장시킨 후 식각공정으로 제1 폴리실리콘층을 식각하여 제1 및 제2 폴리실리콘층으로 된 스택 트랜지스터를 형성하는 단계와, 상기 단계로부터 실렉트 채널영역에 문턱 전압조절용 불순물 이온을 주입한 후 제3 감광막으로 드레인이 형성될 부위를 개방하고, 불순물 주입공정으로 드레인을 형성시키는 단계와, 상기 단계로부터 제3 감광막을 제거한 후 실렉트 게이트 산화막을 성장시키고, 제3 폴리실리콘층 증착 및 패턴공정으로 실렉트 트랜지스터를 형성하는 단계로 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
2. 제1항에 있어서, 상기 제1 감광막의 열처리는 노광 및 현상공정에서도 제거되지 않게 하기 위해 140℃ 정도의 온도하에서 30분 정도 실시하는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
3. 제1항에 있어서, 상기 제1 및 2감광막을 플라즈마로 제거하는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
4. 제1항에 있어서, 상기 소오스는 자기정렬로 형성되며, 동시에 실렉트 채널영역이 확정되는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.