KR0146632B1 - 비휘발성 메모리 셀 제조방법 - Google Patents

Abstract

본 발명은 비휘발성 메모리 셀 제조방법에 관한 것으로, 제1폴리실리콘층과 제2폴리실리콘층이 적층된 상태에서 제2폴리실리콘층상에 스택 트랜지스터(Stack Tr.)와 소오스 접합부(Source Junction)가 형성될 부위에 한번의 마스크작업에 의한 소자 분리공정으로 산화막을 형성하고, 이를 이용하여 증착 및 식각공정등을 통해 소오스 접합부 형성공정까지 진행하므로써, 마스크의 정렬오차(Misalign)에 의해 발생되는 셀렉트 채널길이(Select Channel Length) 변동을 극복하여 소자의 수율 및 신뢰성을 향상시킬 수 있는 비휘발성 메모리 셀 제조방법에 관한 것이다.

Description

비휘발성 메모리 셀 제조방법

제1a내지 1c도는 종래 비휘발성 메모리 셀 제조방법을 설명하기 위해 도시한 소자의 단면도. 제 2a내지 2h도는 본 발명에 의한 비휘발성 메모리 셀 제조 방법을 설명하기 위해 도시한 소자의 단면도.

*도면의 주요 부분에 대한 부호의 설명

21:실리콘 기판 22:터널 산화막

23:제1폴리실리콘층(플로팅 게이트) 24:층간 절연막

25:제2폴리실리콘층(컨트롤 게이트) 26:산화막

27:소오스 28:드레인

29:소오스/드레인 산화막 30:패드 산화막

31:패드 질화막 40,41및 42:제1,2및 3감광막

본 발명은 비휘발성 메모리 셀 제조방법에 관한 것으로, 특히 제1폴리실리콘층과 제2폴리실리콘층이 적층된 상태에서 제2폴리실리콘층상에 스택 트랜지스터(Stack Tr.)와 소오스 접합부(Source Junction)가 형성될 부위에 한번의 마스크 작업에 의한 소자 분리공정으로 산화막을 형성하고, 이를 이용하여 증착 및 식각공정등을 통해 소오스 접합부 형성공정까지 진행하므로써, 마스크의 정렬오차(Misalign)에 의해 발생되는 셀렉트 채널길이(Select Channel Length) 변동을 극복하여 소자의 수율 및 신뢰성을 향상시킬 수 있는 비휘발성 메모리 셀 제조방법에 관한 것이다.

일반적으로, 반도체 제조공정에서 한 층(Layer)위에 다른 층을 정렬하여 패턴을 확정하는 경우에 정렬오차(Misalign)가 발생하게 되는데, 소자 특성상 이러한 정렬오차가 매우 중요한 문제가 되는 경우가 있다. 특히 플래쉬 메모리 셀(Flash Memory Cell)의 경우와 같이 드레인을 공통으로 좌우 대칭된 셀 어레이(Cell Array)구조의 경우, 양쪽 셀의 셀렉트 채널(Select Channel) 길이가 다르게 형성되면 좌우 셀의 프로그램(Program) 및 소거(Erase) 특성이 차이가 나게 되어 주변 회로에서 셀 상태를 정확히 감지할 수 없고, 동작속도등의 특성이 악화되는 문제가 있다. 플래쉬 메모리 셀의 셀렉트 채널 길이를 확정하는 공정을 제1a내지 1c도를 참조하여 설명하면 다음과 같다.

제1a내지 1c도는 종래의 비휘발성 메모리 셀의 제조 방법을 설명하기 위해 도시한 소자의 단면도이다. 제1a도는 실리콘 기판(1)상에 터널 산화막(2), 플로팅 게이트(3), 층간 절연막(4), 컨트롤 게이트(5) 및 산화막(6)을 적층구조로 형성하되, 드레인이 형성될 부분을 중심으로 대칭되게 형성하고, 전체구조 상부에 감광막(7)을 도포한 후 드레인 및 소오스가 형성될 부분이 개방되도록 상기 감광막(7)을 패턴화한 상태를 도시한 것이다. 상기 패턴화된 감광막(7)은 사진공정시 정렬오차 마진(Misalign Margin)이 약 0.07㎛정도인데, 이 정렬오차 마진으로 인하여 좌우의 셀에 각각 형성될 셀렉트 채널 길이가 다르게 확정될 수 있다. 이후 소오스/드레인 불순물 이온주입공정으로 드레인(8) 및 소오스(9)를 형성하고 감광막(7)을 제거한 상태가 제1b도에 도시되며, 제1c도는 스페이서 절연막(10), 셀렉트 게이트 산화막(11) 및 셀렉트 게이트(12)를 형성하여 드레인(8)을 공통으로 좌우 대칭된 셀을 제조한 상태를 도시하고 있다.

제1c도에 도시된 셀에서 좌측의 셀과 우측의 셀은 드레인(8)을 공통으로 대칭구조를 갖는데, 소자 동작시 사진공정의 정렬오차로 인하여 대칭되는 셀의 셀렉트 채널길이(a)가 다를 경우 이들 셀의 특성에 차이가 나게되고, 이로 인하여 센스 증폭기(Sense Amplifier)와 같은 주변회로에서 셀 상태를 정확하고 빠르게 인지할 수 없어 소자의 동작속도가 늦어지는 등의 문제가 발생한다. 이를 해결하기 위해서는 셀렉트 채널길이의 변화량을 고려하여 셀을 디자인하여야 하는데, 이 경우셀면적을 작게 하기가 어렵다.

따라서, 본 발명은 사진공정의 정렬오차에 의해 발생되는 셀렉트 채널길이의 변화를 방지하여 대칭 셀의 특성을 동일하게 하므로써 상기한 문제점을 해결할 수 있을 뿐만 아니라 보다 작은 면적에서 셀을 제조할 수 있는 비휘발성 메모리 셀 제조방법을 제공함에 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명의 비휘발성 메모리 셀 제조방법은 실리콘 기판상에 터널 산화막, 제1폴리실리콘층, 층간 절연막, 제2폴리실리콘층을 순차적으로 형성한 후 전체구조 상부에 패드 산화막 및 패드 질화막을 형성하는 단계와, 전체 구조 상부에 제1감광막을 도포한 후 소오스 접합부가 형성될 부위가 개방되도록 상기 제1감광막을 패터닝한 후 이를 마스크로 하는 식각 공정으로 상기 개방된 부분의 상기 패드 질화막을 제거하는 단계와, 상기 제1감광막을 제거한 후 산화공정을 실시하여 상기 패드 질화막이 제거된 부위의 제2폴리실리콘층에 산화막을 성장시키는 단계와, 전체 구조 상부에 제2감광막을 도포한 후 소오스가 형성될 부위가 개방되도록 상기 제2감광막을 패터닝한 후, 상기 제2감광막 및 잔류하는 상기 패드 질화막을 마스크로 하는 식각 공정으로 상기 개방된 부위의 산화막 및 제2폴리실리콘층을 제거하는 단계와, 상기 제2감광막을 제거한 후 제3감광막을 도포하고 드레인이 형성될 부위가 개방되도록 상기 제3감광막을 패터닝한 다음, 상기 제3감광막 및 상기 산화막을 마스크로 하는 식각 공정으로 상기 개방 부위의 패드 질화막, 패드 산화막 및 제2폴리실리콘층을 순차적으로 제거하는 단계와, 상기 제3감광막을 제거한 후 블랭켓 식각 공정으로 노출된 패드 질화막, 패드 산화막 및 층간 절연막을 제거하는 단계와, 상기 제2폴리실리콘층과 제1폴리실리콘층을 블랭켓 폴리 식각공정으로 동시에 식각하여 소오스 및 드레인 영역이 드러나게 하는 단계와, 상기 소오스 및 드레인 영역에 대하여 블랭켓으로 셀의 소오스/드레인 불순물 이온주입공정과 산화공정을 실시하여 소오스 및 드레인과 소오스/드레인 산화막을 형성하는 단계와, 상기 단계로부터 남아있는 산화막과 그 하부의 제2폴리실리콘층의 패턴을 이용하여 노출된 층간 절연막과 제1폴리실리콘층을 식각하여 자기정렬로 스택 트랜지스터를 형성하고, 셀렉트 채널영역에 문턱전압 조절용 불순물을 주입한 후 셀렉트 게이트 산화막을 성장시키고, 제3폴리실리콘층 증착 및 패턴공정으로 셀렉트 트랜지스터를 형성하는 단계로 이루어지는 것을 특징으로 한다. 이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 제2a내지 2h도는 본 발명에 의한 비휘발성 메모리 셀 제조 방법을 설명하기 위해 도시한 소자의 단면도이다. 제2a도는 실리콘 기판(21)상에 터널 산화막(22), 제1폴리실리콘층(23), 층간 절연막(24), 제2폴리실리콘층(25)을 순차적으로 형성한 후 전체구조 상부에 패드 산화막(30) 및 패드 질화막(31)을 형성한 상태를 도시한 것이다. 상기 터널 산화막(22)은 프로그램(Program) 또는 소거(Erase)시 전자가 지날 수 있도록 충분히 얇게 형성하며, 상기 제1폴리실리콘층(23)은 후속공정을 통해 플로팅 게이트가 되는데, 이는 어떤 금속단(Metal Node)과도 연결되지 않고 플로팅(Floating)되어 나중에 전자의 창고역할을 한다. 제2폴리실리콘층(25)은 후속 공정을 통해 콘트롤 게이트가 되는데, 이는 프로그램이나 소거시 바이어스(Bias)를 가하여 플로팅 게이트의 전위를 조절하는 역할을 한다. 제2b도는 전체구조 상부에 제1감광막(40)을 도포한 후 스택 트랜지스터와 소오스 접합부가 형성될 부위가 개방되도록 사진공정을 실시하여 제1감광막(40)을 패턴화시키고, 이 패턴화된 제1감광막(40)을 이용하여 개방된 부위의 패드 질화막(31)을 식각한 상태를 도시한 것이다. 제2C도는 상기 제1감광막(40)을 제거한 후 산화공정을 실시하여 패드 질화막(31)이 제거된 부위의 제2폴리실리콘층(25)에 산화막(26)을 성장시킨 상태를 도시한 것이다. 상기에서 산화막(26)의 두께는 이후의 패드 질화막(31) 및 층간 절연막으로서의 ONO막을 제거하는 공정을 거치더라도 그 일부가 남아있도록 최적화 시켜야 한다. 제2d도는 전체구조 상부에 제2감광막(41)을 도포한 후 소오스가 형성될 부위가 개방되도록 사진공정을 실시하여 패턴화하고, 이 개방된 부위로 노출된 산화막(26) 및 제2폴리실리콘층(25)을 식각한 상태를 도시한 것이다. 이때 식각마스크로서는 패턴화된 제2감광막(41)과 남아있는 패드 질화막(31)이 적용된다. 제2e도는 상기 제2감광막(41)을 제거한 후 제3감광막(42)을 도포하고, 드레인이 형성될 부위가 개방되도록 사진공정을 실시하여 상기 제3감광막(42)을 패턴화하고, 이 패턴화된 제3감광막(42)을 이용한 식각공정으로 상기 개방된 부위로 노출된 패드 질화막(31), 패드 산화막(30) 및 제2폴리실리콘층(25)을 순차적으로 식각한 상태를 나타낸 것이다. 이때 식각 마스크로서는 패턴화된 제3감광막(42)과 산화공정에 의해 성장된 산화막(26)이 적용된다. 제2f도는 상기 제3감광막(42)을 제거한 후 블랭켓 식각공정으로 패드 질화막(31), 패드 산화막(30) 및 노출된 층간 절연막(24)을 제거하고, 계속해서 블랭켓 폴리 식각공정으로 제2폴리실리콘층(25)과 제1폴리실리콘층(23)을 동시에 식각한 상태를 도시한 것이다. 이때 제2폴리실리콘층(25)의 식각 마스크로서는 남아 있는 산화막(26)이 적용되며, 제1폴리실리콘층(23)의 식각 마스크로서는 남아있는 산화막(26) 및 층간 절연막(24)이 적용된다. 여기서 셀렉트 트랜지스터가 형성될 부위에는 제1폴리실리콘층(23)이 남게되고, 소오스와 드레인이 형성될 부위에는 제1폴리실리콘층(23)이 완전히 제거되어 실리콘 기판(21)이 드러나게 된다. 제2g도는 블랭켓으로 셀의 소오스/드레인 불순물 이온주입공정과 산화공정을 실시하여 소오스 및 드레인(27 및 28)과 소오스/드레인 산화막(29)을 형성한 상태를 도시한 것이다. 제2h도는 남아있는 산화막(26)과 그 하부의 제2폴리실리콘층(25)의 패턴을 이용하여 노출된 층간 절연막(24)을 제거하고, 계속해서 노출부위의 제1폴리실리콘층(23)을 식각하여 자기정렬로 스택 형태의 셀 모양을 이룬 상태를 도시한 것이다. 상기 노출된 부위의 제1폴리실리콘층(23)이 식각됨에 의해 식각된 부위는 공정시 셀렉트 트랜지스터의 채널이 형성될 영역(a)이 되며, 남아있는 부위는 스택 트랜지스터의 채널영역(b)이 된다. 이후, 셀렉트 채널의 문턱전압을 조절하기 위해 실리콘 기판과 같은 종류의 불순물의 주입하고, 셀렉트 게이트 산화막을 성장시키고, 제3폴리실리콘층 증착 및 패턴공정으로 셀렉트 게이트를 형성하여 본 발명의 비휘발성 메모리 셀을 완성한다. 상기한 공정으로 비휘발성 메모리 셀을 형성하면 좌측 셀과 우측 셀의 셀렉트 채널 길이를 정확히 동일하게 컨트롤 할 수 있다. 본 발명에 의하면, 셀렉트 채널길이의 변동이 없어져 셀 디자인시 정렬오차를 고려하여 셀렉트 채널을 크게해 주지 않아도 되므로 셀 면적을 줄일 수 있으며, 자기 정렬로 소오스 접합부를 형성하므로 대칭되는 셀의 셀렉트 채널길이가 동일하므로 안정된 특성의 셀을 얻을 수 있다.

Claims (1)

1. 비휘발성 메모리 셀 제조방법에 있어서, 실리콘 기판상에 터널 산화막, 제1폴리실리콘층, 층간 절연막, 제2폴리실리콘층을 순차적으로 형성한 후 전체구조 상부에 패드 산화막 및 패드 질화막을 형성하는 단계와, 전체 구조 상부에 제1감광막을 도포한 후 소오스 접합부가 형성될 부위가 개방되도록 상기 제1감광막을 패터닝한 후 이를 마스크로 하는 식각 공정으로 상기 개방된 부분의 상기 패드 질화막을 제거하는 단계와, 상기 제1감광막을 제거한 후 산화공정을 실시하여 상기 패드 질화막이 제거된 부위의 제2폴리실리콘층에 산화막을 성장시키는 단계와, 전체 구조 상부에 제2감광막을 도포한 후 소오스가 형성될 부위가 개방되도록 상기 제2감광막을 패터닝한 후, 상기 제2감광막 및 잔류하는 상기 패드 질화막을 마스크로 하는 식각 공정으로 상기 개방된 부위의 산화막 및 제2폴리실리콘층을 제거하는 단계와, 상기 제2감광막을 제거한 후 제3감광막을 도포하고 드레인이 형성될 부위가 개방되도록 상기 제3감광막을 패터닝한 다음, 상기 제3감광막 및 상기 산화막을 마스크로 하는 식각 공정으로 상기 개방 부위의 패드 질화막, 패드 산화막 및 제2폴리실리콘층을 순차적으로 제거하는 단계와, 상기 제3감광막을 제거한 후 블랭켓 식각 공정으로 노출된 패드 질화막, 패드 산화막 및 층간 절연막을 제거하는 단계와, 상기 제2폴리실리콘층과 제1폴리실리콘층을 블랭켓 폴리 식각공정으로 동시에 식각하여 소오스 및 드레인 영역이 드러나게 하는 단계와, 상기 소오스 및 드레인 영역에 대하여 블랭켓으로 셀의 소오스/드레인 불순물 이온주입공정과 산화공정을 실시하여 소오스 및 드레인과 소오스/드레인 산화막을 형성하는 단계와, 상기 단계로부터 남아있는 산화막과 그 하부의 제2폴리실리콘층의 패턴을 이용하여 노출된 층간 절연막과 제1폴리실리콘층을 식각하여 자기정렬로 스택 트랜지스터를 형성하고, 셀렉트 채널영역에 문턱전압 조절용 불순물을 주입한 후 셀렉트 게이트 산화막을 성장시키고, 제3폴리실리콘층 증착 및 패턴공정으로 셀렉트 트랜지스터를 형성하는 단계로 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.