KR0142642B1 - 비휘발성 메모리 셀 제조방법 - Google Patents
비휘발성 메모리 셀 제조방법Info
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Abstract
본 발명은 비휘발성 메모리 셀 제조방법에 관한 것으로, 제 1 폴리실리콘층과 제 2 폴리실리콘층이 적층된 상태에서 그 상부에 패드(Pad) 폴리실리콘층 패턴을 형성하고, 패드 폴리실리콘층 패턴 사이에 산화막 또는 질화막으로된 절연막을 채우고, 이 절연막을 제 1 폴리실리콘층 및 제 2 폴리실리콘층을 식각할 때 마스크로 사용하여 소오스 접합부(Source junction) 형성을 위한 불순물 이온주입시 사진 공정을 거치지 않고도 대칭된 셀의 좌우 셀렉트 채널 길이(Select Channel Length)를 동일하게 확정할 수 있어 소자의 수율 및 신뢰성을 향상시킬 수 있는 비휘발성 메모리 셀 제조방법에 관한 것이다.
Description
제1a 내지 제1c도는 종래의 비휘발성 메모리 셀 제조방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
제2a 내지 제2i도는 본 발명에 따른 비휘발성 메모리 셀 제조방법을 순서적으로 도시한 소자의 단면도.
*도면의 주요부분에 대한 부호의 설명
21:실리콘 기판22:터널 산화막
23:제 1 폴리실리콘층(플로팅 게이트)24:ONO막
24A:NO막25:제 2 폴리실리콘층(콘트롤 게이트)
26:산화막27:패드 폴리실리콘층
28:절연막29:소오스
30:소오스 산화막31:드레인
40, 41 및 42:제 1, 제 2 및 제 3 감광막 패턴
본 발명은 비휘발성 메모리 셀 제조방법에 관한 것으로, 특히, 제 1 폴리실리콘층과 제 2 폴리실리콘층이 적층된 상태에서 그 상부에 패드(Pad) 폴리실리콘층 패턴을 형성하고, 패드 폴리실리콘층 패턴 사이에 산화막 또는 질화막으로된 절연막을 채우고, 이 절연막을 제 1 폴리실리콘층 및 제 2 폴리실리콘층을 식각할 때 마스크로 사용하여 소오스 접합부(Sourd Juncrion) 형성을 위한 불순물 이온주입시 사진 공정을 거치지 않고도 대칭된 셀의 좌우 셀렉트 채널 길이(Select Channel Length)를 동일하게 확정할 수 있어 소자의 수율 및 신뢰성을 향상시킬 수 있는 비휘발성 메모리 셀 제조방법에 관한 것이다.
일반적으로, 반도체 제조 공정에서 한 층(Layer)위에 다른 층을 정렬하여 패턴을 확정하는 경우에 정렬 오차(Misalign)가 발생하게 되는데, 소자 특성상 이러한 정렬 오차가 매우 중요한 문제가 되는 경우가 있다.
특히 플래쉬 메모리 샐(Flash Memory Cell)의 경우와 같이 드레인을 공통으로 좌우 대칭된 셀 어레이(Cell Array) 구조를 갖을 때 앵쪽 셀의 셀렉트 채널(Select Channel) 길이가 다르게 형성될 경우 좌우 셀의 특서이 차이가 나게되어 주변 회로에서 셀 데이터를 정확하고 빠르게 인지할 수 없어 소자듸 동작 속도등의 특성이 악화되는 문제가 있다. 플래쉬 메모리 셀의 셀렉트 채널 길이를 확정하는 공정을 제1a 내지 제1c 도를 참조하여 설명하면 다음과 같다.
제1a 내지 1c 도는 비휘발성 메모리 셀인 플래쉬 메모리 셀의 종래의 제조방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
제1a 도를 참조하면, 실리콘 기판(1) 상부에 터널 산화막(2), 플로팅 게이트(3), 층간 절연막(4), 콘트롤 게이트(5) 및 산화막(6)을 적층 구조로 형성하되, 드레인이 형성될 부분을 중심으로 대칭되게 형성한다. 전체구조 상부에 감광막(7)을 도포한 후 드레인 및 소오스가 형성될 부분이 개방되도록 감광막(7)을 패터닝한다. 패터닝된 감광막(7)은 사진 공정시 정렬 오차 마진(Misalign Margin)이 약0.07 정도인데, 이 정렬 오차 마진으로 인하여 좌우의 셀에 각각 형성될 셀렉트 채널 길이가 다르게 확정될 수 있다.
제1b도는 패터닝된 감광막(7)을 마스크로 불순물 이온주입 공정을 실시하여 실리콘 기판(1)상에 드레인(8) 및 소오스(9)를 형성한 후 패터닝된 감광막(7)을 제거한 상태의 단면도이다.
제1c도는 스레이서 절연막(10), 셀렉트 게이트 산화막(11) 및 셀렉트 게이트(12)를 형성하여 드레인(8)을 공통으로 좌우 대칭된 셀을 제조한 상태를 도시한 단면도이다.
제1c도에 도시된 셀에서 좌측의 셀과 우측의 셀은 드레인(8)을 공통으로 대칭고조를 갖는데, 소자 동작시 사진 공정의 정렬 오차로 인하여 대칭되는 샐의 셀레트 채널 길이(A)가 다를 경우 이들 셀의 특성에 차이가 나게되고, 이로 인하여 주변 회로에서 셀 데이터를 종확하고 빠르게 인지할 수 없어 소자의 동작 속도가 늦어지는 등의 문제가 발생한다. 이를 해결하기 위해서는 셀렉트채널 길이의 변화량을 고려하여 셀을 디자인하여야 하는데 이럴 경우 셀 면적을 작게하기 어렵다.
따라서, 본 발명은 사진 공정의정렬 오차에의해 발생되는 셀렉트 채널 길이의 변화를 방지하여 대칭 셀의 특성을 동일하게 하므로써 상기한 문제점을 해결할 수 있을 뿐만 아니라 보다 작은 면적에서 셀을 제조할 수 있는 비휘발성 메모리 셀 제조방법을 제공함에 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 비휘발성 메모리 셀 제조방법은 실리콘 기판 상부에 터널 산화막, 제1폴리시리콘층, ONO막, 제2폴리실리콘층을 순차적으로형성한 후 전체구조 상부에 패턴화된 패드 폴리실리콘층을 형성하는 단계와, 상기 패턴화된 패드 폴리실리콘층 사이에 절연막을 채우고, 스택 트랜지스터가 형성될 부위에만 절연막을 남기고 다른 부위의 절연막을 제거하는 단계와, 상기 패턴화된 패드 폴리실리콘층을 식각하는 동시에 패드 폴리실리콘층 하부에 형성된 제2폴리실리콘층 이외의 제2폴리실리콘층 부분을 식각하는 단계와, 상기 절연막에 의해 노출된 제2폴리실리콘층 및 제1폴리실리콘층을 동시에 식각한 후 불순물 이온 주입공정으로 소오스를 형성하는 단계와, 산화공정을 실시하여 소오스상에 산화막을 성장시킨 후 식각공정으로 제1폴리실리콘층을 식각하여 제1 및 2폴리실리콘층으로 된 스택 트랜지스터를 형성하는 단계와, 셀렉트 채널 영역에 문턱 전압조절용 불순믈 이온을 주입한 후 드레인이 형성될 부위에 불순물 주입공정을 실시하여 드레인을 형성하는 단계와, 셀렉트 게이크 산화막을 성장시키고, 제3폴리실리콘층 증착 및 패텬 공정으로 셀렉트 트랜지스터를 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a 내지 제2i 도는 본 발명에 따른 비휘발성 메모리 셀 제조방법을 순서적으로 도시한 소자의 단면도이다.
제2a도를 참조하면, 실리콘 기판(21) 상부에 터널 산화막(22), 제1폴리실리콘층(23), ONO(24), 제2폴리실리콘층(25)을 순차적으로 형성한다. 전체구조 상부에 패드 폴리실리콘층(27)을 형성하되, 제2폴리실리콘층(25)과 패드 폴리실리콘층(27) 사이에 이들 두 층을 구별해줄 수 있는 산화막(26)을 성장시킨다. 패드 폴리실리콘층(27) 상부에 사진 공정을 통해 일정한 간격의 갖는 제1감광막 패턴(40)을 형성한다.
여기서, 터널 산화막(22)은 프로그램(Program) 또는 소거(Erase)시 전자가 지날 수 있도록 충분히 얇게 형성하며, 제1폴리실리콘층(23)은 후속 공정을 통해 플로팅 게이트가 되는데, 이는 어떤 금속단(Metal Node)과도 연결되지 않고 플로팅(Floating)되어 나중에 전자의 창고 역할을 한다. 제2폴리실리콘층(25)은 후속 공정을 통해 콘트롤 게이트가 되는데, 이는 프로그램이나 소거시 바이어스(Bias)를 가하여 플로팅 게이트의 전위를 조절하는 역할을 한다.
제2b도는 제 1감광막 패턴(40)을 식각 장벽층으로 하여 패드 폴리실리콘층(27)을 식각한 후 제 1 감광막 패턴(40)을 제거한 상태를 도시한 것이다. 제2c도는 패턴화된 패드 폴리실리콘층(27) 사이에 절연막(28)을 채운 상태를 도시한 것이다. 절연막(28)은 산화막 또는 질화막이며, 이들 산화막 또는 질화막을 패턴화된 폴리실리콘층(27) 사이를 충분히 채울 수 있는 두께로 증착한 후 에치 백(Etch Back) 공정을 실시하여 패턴화된 패드 폴리실리콘층(27)을 노출시키면 패턴화된 패드 폴리실리콘층(27) 사이에 절연막(28)이 채워지게 된다. 패드 폴리실리콘층(27)사이에 채워진 절연막(28)중 후에 제 1 및 2 폴리실리콘층(23 및 25)으로 된 스택 트랜지스터(Stack Tr.)형성시 마스크 작용을 한다. 제2d도는 셀의 스택 트랜지스터가 형성된 지역에 존재하는 절연막(28)만을 남기기 위해 사진 공정을 통해 제 2 감광막 패턴(41)으로 그 부분을 덮은 다음 다른 부분의 노출된 절연막(28)을 제거한 상태를 도시한 것이다. 이때 남은 절연막(28)은 후에 스택이 형성될 부위를 나타낸다. 제2e도는 제 2 감광막 패턴(41)을 제거한 후 블랭켓 폴리 식각공정을 실시하여 패드 폴리실리콘층(27) 및 제 2 폴리실리콘층(25)을 식각한 상태를 도시한 것이다. 블랭켓 폴리 식각공정에 의해 최상단층을 이루던 패드 폴리실리콘층(27)은 모두 식각되어 제거되고 절연막(28)만 남게되며, 중간층을 이루던 제 2 폴리실리콘층(25)도 동시에 일부가 식각된다. 이때 제 2 폴리실리콘층(25)과 패드 폴리실리콘층(27)의 두께를 같게하여 패드 폴리실리콘층(27)과 제 2 폴리실리콘층(25)은 남게해야 한다. 제 2f도는 제 2 폴리실리콘층(25)상에 존재하는 산화막(26)을 제거한 후 다시한번 블랭켓 폴리 식각공정을 실시하여 일부가 노출된 제 2 폴리실리콘층(25)과 제 1 폴리실리콘층(23)을 동시에 식각한 상태를 도시한 것이다. 한편, 도면에서 지시부호(24A)는 ONO막(24)에서 상부 산화막이 제거되어 NO막이 된 상태를 나타낸 것이다. 블랭켓 폴리 식각공정시 최상단에 남아있던 절연막(28)이 식각 장벽층이 되어 절연막(28) 밑에만 제 2 폴리실리콘층(25)이 남게되고 나머지는 식각되며, 동시에 제 1 폴리실리콘층(23)의 끝쪽 부위도 함께 식각된다. 이때 형성된 제 1 폴리실리콘층(23)은 후속 공정의 소오스 불순물 이온 주입시 마스크로 이용된다.
상기한 공정에 의하면, 제 1 폴리실리콘층(23)의 패턴(제2f도에 도시됨)은 제 2 폴리실리콘층(25)의 패턴(제2E도에 도시됨)에 의해 확정(Define)되고, 이 제 2 폴리실리콘층(25)의 패턴은 패드 폴리실리콘층(27)의 패턴(제2d도에 도시됨)에 의해 확정되는데, 이것은 한번의 사진 작업(제2a도의 단계에서 실시한 사진작업)으로 두층(23과 25)의 정렬에서 발생되는 정렬 오차 문제를 해결함을 의미한다. 제2g도는 상기 상태에서 소오스 불순물 이온 주입 공정을 실시한 후 산화공정을 실시하여 소오스(29)와 소오스 산화막(30)을 형성한 상태를 도시한 것이다. 상기에서는 언급한 바와 같이 소오스(29)는 제 1 폴리실리콘층(23)을 마스크로하여 자기정렬로 형성되며, 이때 셀렉트 채널이 될 부분이 확정된다. 그리고 소오스 산화막(30)은 산화 공정에 의해 소오스(29)상에 성장되는데, 후속 공정인 NO막(24A), 제 1 폴리실리콘층(23) 및 터널 산화막(22)을 패터닝할 때 소오스(29)가 식각되지 않을 정도의 두께로 성장시킨다. 이때 제 1 폴리실리콘층(23) 상부에는 NO막(24A)의 질화막에 의해 산화막이 성장하지 않게 되며, 제 1 및 2 폴리실리콘층(23 및 25) 측벽의 노출 부위에는 산화막이 얇게 성장한다. 제 2h도는 절연막(28) 및 제 2 폴리실리콘층(25)의 패턴을 마스크로 하여 블랭켓 식각공정으로 제 1 폴리실리콘층(23) 상부의 NO막(24A)을 제거하고, 계속해서 노출부위의 제 1 폴리실리콘층(23)을 식각하여 자기정렬로 스택 형태의 셀 모양을 이룬 상태를 도시한 것이다. 노출된 부위의 제 1 폴리실리콘층(23)이 식각됨에 의해 식각된 부위는 후속 공정시 셀렉트 트랜지스터의 채널이 형성될 영역(A)과 드레인이 형성될 영역(C)이 되며, 남아있는 부위는 스택 트랜지스터의 채널 영역(B)이 된다. 제2I도는 셀렉트 채널의 문턱 전압을 조절하기 위해 실리콘 기판과 같은 종류의 불순물을 주입하고, 감광막을 도포한 후 드레인이 형성될 부위가 개방되도록 감광막을 패터닝하여 제 3 감광막 패턴(42)을 형성하고, 드레인용 불순물을 이온을 주입하여 드레인(31)을 형성한 상태를 도시한 것이다. 드레인(31)을 형성하므로써 셀의 셀렉트 채널 영역(A)과 스택 채널 영역이 완성된다. 이후 제 3 감광막 패턴(42)을 제거한 다음 셀렉트 게이트 산화막을 성장시키고, 제 3 폴리실리콘층 증착 및 패턴 공정으로 셀렉트 게이트를 형성하여 본 발명의 비휘발성 메모리 셀을 완성한다. 상기한 공정으로 비휘발성 메모리 셀을 형성하면 좌측 셀과 우측 셀의 셀렉트 채널 길이를 정확히 동일하게 콘트롤 할 수 있다. 본 발명에 의하면, 셀렉트 채널 길이의 변동이 없어져 셀 디자인시 정렬 오차를 고려하여 셀렉트 채널을 크게해 주지 않아도 되므로 셀 면적을 줄일 수 있으며, 자기정렬로 소오스 접합부를 형성하므로 대칭되는 셀의 셀렉트 채널 길이가 동일해져 안정된 특성의 셀을 얻을 수 있다.
Claims (4)
- 실리콘 기판 상부에 터널 산화막, 제 1 폴리시리콘층 ONO막, 제 2 폴리실리콘층을 순차적으로 형성한 후 전체구조 상부에 패턴화된 패드 폴리실리콘층을 형성하는 단계와, 상기 패턴화된 패드 폴리실리콘층 사이에 절연막을 채우고, 스택 트랜지스터가 형성될 부위에만 절연막을 남기고 다른 부위의 절연막을 제거하는 단계와, 상기 패턴화된 패드 폴리실리콘층을 식각하는 동시에 패드 폴리실리콘층 하부에 형성된 제 2 폴리실리콘층 이외의 제 2 폴리실리콘층 부분을 식각하는 단계와, 상기 절연막에 의해 노출된 제 2 폴리실리콘층 및 제 1 폴리실리콘층을 동시에 식각한 후 불순물 이온 주입공정으로 소오스를 형성하는 단계와, 산화공정을 실시하여 소오스상에 산화막을 성장시킨 후 식각공정으로 제 1 폴리실리콘층을 식각하여 제 1 및 2 폴리실리콘층으로 된 스택 트랜지스터를 형성하는 단계와, 셀렉트 채널 영역에 문턱 전압조절용 불순물 이온을 주입한 후 드레인이 형성될 부위에 불순물 주입공정을 실시하여 드레인을 형성하는 단계와, 셀렉트 게이트 산화막을 성장시키고, 제 3 폴리실리콘층 증착 및 패턴 공정으로 셀렉트 트랜지스터를 형성하는 단계로 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
- 제 1 항에 있어서, 상기 제 2 폴리실리콘층 및 패드 폴리실리콘층은 같은 두께로 증착시키는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
- 제 1항에 있어서, 상기 절연막은 산화막 및 질화막중 어느 하나인 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
- 제 1 항에 있어서, 상기 소오스는 자기정렬로 형성되는 동시에 셀렉트 채널 영역이 확정되는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
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| KR (1) | KR0142642B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100519163B1 (ko) * | 1998-12-30 | 2005-12-06 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법_ |
-
1994
- 1994-09-08 KR KR1019940022559A patent/KR0142642B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100519163B1 (ko) * | 1998-12-30 | 2005-12-06 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법_ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960012524A (ko) | 1996-04-20 |
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