KR960012524A - 비휘발성 메모리 셀 제조방법 - Google Patents

비휘발성 메모리 셀 제조방법 Download PDF

Info

Publication number
KR960012524A
KR960012524A KR1019940022559A KR19940022559A KR960012524A KR 960012524 A KR960012524 A KR 960012524A KR 1019940022559 A KR1019940022559 A KR 1019940022559A KR 19940022559 A KR19940022559 A KR 19940022559A KR 960012524 A KR960012524 A KR 960012524A
Authority
KR
South Korea
Prior art keywords
polysilicon layer
pad
film
etching
memory cell
Prior art date
Application number
KR1019940022559A
Other languages
English (en)
Other versions
KR0142642B1 (ko
Inventor
최종수
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019940022559A priority Critical patent/KR0142642B1/ko
Publication of KR960012524A publication Critical patent/KR960012524A/ko
Application granted granted Critical
Publication of KR0142642B1 publication Critical patent/KR0142642B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 비휘방성 메모리 셀 제조방법에 관한 것으로, 제1폴리실리콘층과 제2폴리실리콘층이 적층된 상태에서 그 상부에 패드(Pad) 폴리실리콘층을 형성하여 이를 사진공정을 통해 일정한 거리의 패드 폴리실리콘층 패턴을 형성하고, 패드 폴리실리콘층 패턴 사이에 산화막 또는 질화막으로된 절연막을 남기고, 이 절연막은 후공정시 제1폴리실리콘층 및 제2폴리실리콘층을 식각할때 마스크로 사용되어 소오스 접합부(Source Junction) 형성을 위한 불순물 이온주입시 사진공정을 거치기 않고도 대칭된 셀의 좌우 실렉트 채널 길이(Select Channel Length)를 동일하게 확정할 수 있어 소자의 수율 및 신뢰성을 향상시킬 수 있는 비휘발성 메모리 셀 제조방법에 관한 것이다.

Description

비휘발성 메모리 셀 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2I도는 본 발명에 의한 비휘발성 메모리 셀 제조단계를 도시한 소자의 단면도.

Claims (4)

  1. 비휘발성 메모리 셀 제조방법에 있어서, 실리콘 기판상에 터널 산화막, 제1폴리실리콘층, ONO막, 제2폴리실리콘층을 순차적으로 형성한 후 전체구조 상부에 패드 폴리실리콘층을 형성하고, 제1감광막 도포 및 사진공정과 패드 폴리실리콘층 식각공덩으로 패드 폴리실리콘층을 일정한 간격으로 패턴화하는 단계와, 상기 단계로부터 제1감광막 제거후 패턴화된 패드 폴리실리콘층 사이에 절연막을 채우고, 제2감광감으로 스택 트랜지스터가 형성될 부위에만 절연막이 남도록 그 부위를 덮은 다음 다른 부위의 절연막을 제거하는 단계와, 상기 단계로부터 제2감광막을 제거한 후 식각공정으로 패턴화된 패드 폴리실리콘층과 패드 폴리실리콘층 아래에 있는 제2폴리실리콘층 이외의 제2폴리실리콘층 부분을 동시에 식각하는 단계와, 상기 단계로부터 식각공덩으로 절연막에 의해 노출된 제2폴리실리콘층 및 제1폴리실리콘층을 동시에 식각한 후 불순물 이온 주입공정으로 소오스를 형성하는 단계와, 상기 단계로부터 산화공정으로 소오스 영역상에 두꺼운 산화막을 성장시킨 후 식각공정으로 제1폴리실리콘층을 식각하여 제1 및 제2폴리실리콘층으로 된 스택 트랜지스터를 형성하는 단계와, 상기 단계로부터 실렉트 채널영역에 문턱 전압조절용 불순물 이온을 주입한 후 제3감광막으로 드레인이 형성될 부위를 개방하고, 불순물주입공정으로 드레인을 형성하는 단계와, 상기 단계로부터 제3감광막을 제거한 후 실렉트게이트 산화막을 성장시키고, 제3폴리실리콘층 중착 및 패턴공정으로 실레트 트랜지스터를 형성하는 단계로 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  2. 제1항에 있어서, 상기 제2폴리실리콘층과 패드 폴리실리콘층은 그 중착두께를 같게 형성시키는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  3. 제1항에 있어서, 상기 절연막은 산화막 또는 절화막인 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  4. 제1항에 있어서, 상기 소오는 자기정렬로 형성되며, 동시에 실렉트 채널영역이 확장되는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
    참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940022559A 1994-09-08 1994-09-08 비휘발성 메모리 셀 제조방법 KR0142642B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940022559A KR0142642B1 (ko) 1994-09-08 1994-09-08 비휘발성 메모리 셀 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940022559A KR0142642B1 (ko) 1994-09-08 1994-09-08 비휘발성 메모리 셀 제조방법

Publications (2)

Publication Number Publication Date
KR960012524A true KR960012524A (ko) 1996-04-20
KR0142642B1 KR0142642B1 (ko) 1998-07-01

Family

ID=66686850

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940022559A KR0142642B1 (ko) 1994-09-08 1994-09-08 비휘발성 메모리 셀 제조방법

Country Status (1)

Country Link
KR (1) KR0142642B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100519163B1 (ko) * 1998-12-30 2005-12-06 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법_

Also Published As

Publication number Publication date
KR0142642B1 (ko) 1998-07-01

Similar Documents

Publication Publication Date Title
KR100407573B1 (ko) 부유 트랩형 비휘발성 메모리 장치 형성 방법
US5270240A (en) Four poly EPROM process and structure comprising a conductive source line structure and self-aligned polycrystalline silicon digit lines
EP0780023B1 (en) Process for self-aligned source for high density memory
US5149665A (en) Conductive source line for high density programmable read-only memory applications
JP2810636B2 (ja) 半導体素子のゲート電極の形成方法
KR20050017582A (ko) 부분 소노스 형 게이트 구조체를 제조하는 방법 및 그것을갖는 비휘발성 메모리 셀 제조 방법
KR20050007373A (ko) Ｅｅｐｒｏｍ 구조체 제조 방법 및 동형의 대칭형ｅｅｐｒｏｍ 구조체 제조 방법
KR100199381B1 (ko) 플래쉬 이이피롬 셀 제조 방법
US6791136B1 (en) Memory device structure and method of fabricating the same
KR960012524A (ko) 비휘발성 메모리 셀 제조방법
JPH04349670A (ja) 不揮発性半導体記憶装置の製造方法
KR100524460B1 (ko) 플래쉬 메모리 소자의 제조 방법_
US6221698B1 (en) Process for making high density mask ROM
KR0172271B1 (ko) 플래쉬 이이피롬 셀의 제조방법
KR0124647B1 (ko) 반도체 메모리장치 및 그 제조방법
KR0136997B1 (ko) 비휘발성 메모리 셀 제조방법
KR0151227B1 (ko) 플래쉬 이이피롬 제조방법
KR19990018041A (ko) 반도체 메모리 소자 및 그의 제조방법
KR100447218B1 (ko) 플래쉬메모리소자의구조및그제조방법
JPH03136348A (ja) 不揮発性メモリ素子の製造方法
KR0146632B1 (ko) 비휘발성 메모리 셀 제조방법
KR100422347B1 (ko) 플레쉬 메모리소자의 제조방법
KR100358140B1 (ko) 플래쉬메모리제조방법
KR970054214A (ko) 플래쉬 메모리 셀의 제조 방법
KR930008080B1 (ko) 불휘발성 메모리장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090327

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee