KR100524460B1 - 플래쉬 메모리 소자의 제조 방법_ - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
본 발명에서는 플래쉬 메모리 소자의 제조 공정에서 패터닝 또는 이온 주입을 위해 사용되는 마스크의 형태를 변형시킨다. 즉, 소오스 영역은 완전히 노출되고, 드레인 영역은 필드 산화막과 필드 산화막 사이만 노출되도록 제 1 마스크를 형성하고, 필드 산화막상에 형성되며 상기 드레인 영역을 중심으로 양쪽이 대칭되도록 직선형으로 제 2 마스크(자기정렬 식각 마스크)를 형성하며, 드레인 영역은 완전히 노출되고, 상기 소오스 영역은 상기 필드 산화막과 필드 산화막 사이만 노출되도록 불순물 이온 주입 마스크를 형성한다.
본 발명에 의하면 셀 DDD 이온 주입용 레티클의 생략이 가능하고, 제 1 폴리실리콘막의 브리지 가능성이 존재하지 않아 체크 보드 불량이 감소되며, 또한 셀 채널쪽의 소오스/드레인 영역은 정상적으로 형성되면서 소오스 라인 및 드레인 라인의 RS를 줄일 수 있어 소자의 신뢰성을 향상시킬 수 있다.

Description

플래쉬 메모리 소자의 제조 방법
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 플래쉬 메모리 소자의 제조 공정에서 패터닝 또는 이온 주입을 위해 사용되는 마스크의 형태를 변형시켜 공정을 실시하는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
종래의 플래쉬 메모리 소자의 제조 방법을 각 공정 단계에서의 레이아웃을 도시한 도 1(a) 내지 도 1(c)와, 도 1(c)의 1-1' 라인을 따라 절취한 단면도인 도 2를 참조하여 설명하기로 한다.
도 1(a) 및 도 2를 참조하면, 반도체 기판(101) 상부의 선택된 영역에 필드 산화막(11)을 형성하여 액티브 영역 및 필드 영역을 분할한다. 전체 구조 상부에 터널 산화막(102), 제 1 폴리실리콘막(103)을 형성한 후 제 1 마스크(12)를 이용한 리소그라피 공정 및 식각 공정으로 제 1 폴리실리콘막(103)을 식각한다. 이때, 제 1 폴리실리콘막(103)은 필드 산화막(11) 상부의 선택된 영역만 제거되도록 한다.
도 1(b) 및 도 2를 참조하면, 전체 구조 상부에 ONO(Oxide Nitride Oxide) 구조의 유전체막(104)을 형성한다. 유전체막(104)은 산화 공정에 의해 제 1 산화막을 성장시키고, 질화막을 증착한 후 산화 공정에 의해 제 2 산화막을 성장시켜 형성한다. 그 상부에 제 2 폴리실리콘막(105), TEOS 산화막(106) 및 반사 방지막(107)을 형성한다. 상부에서 하부로 형성되며 필드 산화막(11) 상부에서 굴곡지고, 액티브 영역에서 직선적으로 형성된 제 2 마스크(13)를 이용한 리소그라피 공정 및 자기정렬 식각 공정으로 반사 방지막(107), TEOS 산화막(106), 제 2 폴리실리콘막(105), 유전체막(104) 및 제 1 폴리실리콘막(103)을 식각하여 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조를 형성한다. 이때, 제 1 마스크(12) 및 제 2 마스크(13)를 이용한 리소그라피 공정 및 식각 공정에서 A 부분에 오버레이 마진이 걸려있기 때문에 최악의 경우 어느 한쪽으로 오버레이가 벗어나면 윗 셀과 아래 셀의 제 1 폴리실리콘막(103)에 브리지가 발생되어 체크보드 불량을 일으킬 수 있다.
도 1(c) 및 도 2를 참조하면, 셀 DDD 마스크(14)를 이용한 리소그라피 공정으로 드레인 영역만 노출시킨 후 저농도 불순물을 이온 주입하여 드레인 영역에 DDD 영역을 형성한다. 이때, 만약 소오스 영역이 노출되어 DDD 이온이 주입되면 측면 확산되어 Lsg가 줄어 디스터번스 불량의 원인이 된다. 그리고 셀 소오스/드레인 마스크(15)를 이용한 리소그라피 공정으로 소오스 영역 및 드레인 영역을 노출시키고 고농도 불순물 이온 주입 공정을 실시하여 소오스 영역(108) 및 드레인 영역(109)을 형성한다. 셀 소오스/드레인 마스크(15)는 드레인 영역에서 필드 산화막(11)과 소정 영역 중첩되도록 형성하고, 소오스 영역에서 필드 산화막의 경계와 맞닿도록 형성하여 노출시킨다. 이때, Lsg는 셀 소오스쪽 접합부 길이 및 오버레이 미스에 의해 영향을 받게 된다. 이후 셀 스페이서 형성 공정 등의 후속 공정을 실시하여 플래쉬 메모리 소자를 제조한다.
상기와 같은 레이아웃으로 플래쉬 메모리 소자의 제조 공정을 실시할 경우 제 1 폴리실리콘막 브리지 발생점 및 Lsg의 변화 등에 의한 체크보드 불량을 유발할 수 있어 소자의 신뢰성을 저하시키고, 드레인 영역에 DDD 구조를 형성하기 위해 따로 셀 DDD 이온 주입을 위한 레티클이 필요하게 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판상의 선택된 영역에 필드 산화막을 형성한 후 전체 구조 상부에 터널 산화막, 제 1 폴리실리콘막, 제 1 산화막, 질화막을 순차적으로 형성하는 단계와, 제 1 마스크를 이용하여 상기 질화막, 제 1 산화막 및 제 1 폴리실리콘막을 식각하는 단계와, 상기 소오스 영역 및 상기 노출된 드레인 영역에 매장 불순물을 이온 주입하는 단계와, 전체 구조 상부에 제 2 산화막을 형성하여 상기 제 1 산화막, 상기 질화막 및 상기 제 2 산화막으로 구성되는 유전체막을 형성하고, 상기 유전체막상에 제 2 폴리실리콘막과 제 3 산화막과 반사 방지막을 형성하는 단계와, 제 2 마스크를 이용하여 상기 반사 방지막, 제 3 산화막, 제 2 폴리실리콘막, 유전체막 및 제 1 폴리실리콘막을 패터닝하여 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조를 형성하는 단계와, 제 3 마스크를 이용한 셀 DDD 이온 주입 및 셀 소오스/드레인 이온 주입 공정을 실시하여 소오스 및 드레인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3(a) 내지 도 3(c)는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법에 따른 각 공정 단계에서의 레이아웃이고, 도 4(a)는 도 3(a)의 2-2' 라인을 따라 절취한 상태의 단면도이고, 도 4(b)는 도 3(b)의 3-3' 라인을 따라 절취한 상태의 단면도이고, 도 4(c) 및 도 4(d)는 도 3(c)의 4-4' 및 5-5' 라인을 따라 절취한 상태의 단면도로써, 이들을 이용하여 본 발명을 상세히 설명하기로 한다.
도 3(a) 및 도 4(a)를 참조하면, 반도체 기판(201)상의 선택된 영역에 필드 산화막(21 및 202)을 형성하여 액티브 영역과 필드 영역을 확정한다. 전체 구조 상부에 터널 산화막(203), 제 1 폴리실리콘막(204)을 형성한 후 산화 공정에 의해 제 1 산화막(205a)을 성장시키고 질화막(205b)을 증착한다. 제 1 마스크(22)를 이용한 리소그라피 공정 및 식각 공정으로 질화막(205b), 재 1 산화막(205a) 및 제 1 폴리실리콘막(204)을 식각한다. 이때, 제 1 마스크(22)는 소오스 영역(S)은 완전히 노출되고, 드레인 영역(D)은 필드 산화막(21 및 202)과 필드 산화막(21 및 202) 사이가 노출되도록 형성한다. 매장(buried) 불순물(비소) 이온 주입 공정을 실시하여 소오스 영역(S) 및 노출된 드레인 영역(D)에 불순물이 주입되어 접합부가 형성된다. 이후, 상기 제 1 마스크(22)를 제거한다.
도 3(b) 및 도 4(b)를 참조하면, 전체 구조 상부에 열산화 공정으로 제 2 산화막(205c)을 형성하여 상기 제 1 산화막(205a)과 질화막(205b)과 제 2 산화막(205c)의 적층막으로 이루어진 유전체막(205)을 형성하고, 유전체막(205)상에 제 2 폴리실리콘막(206), TEOS 산화막(207) 및 반사 방지막(208)을 형성한다. 제 2 마스크(23)를 이용한 리소그라피 공정 및 자기정렬 식각 공정으로 반사 방지막(208), TEOS 산화막(207), 제 2 폴리실리콘막(206), 유전체막(205) 및 제 1 폴리실리콘막(204)을 패터닝하여 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조를 형성한다. 이때, 제 2 마스크(23)은 드레인 영역(D)을 중심으로 양쪽이 대칭되도록 직선형으로 형성된다. 이러한 형성의 제 2 마스크(23)를 이용하여 자기정렬 식각 공정을 실시하면 제 1 마스크(22)와 제 2 마스크(23)의 최악의 오버레이에 의한 제 1 폴리실리콘막(204)의 브리지 발생점이 존재하지 않게 된다.
도 3(c), 도 4(c) 및 도 4(d)를 참조하면, 불순물 이온 주입 마스크(24)를 이용한 셀 DDD 이온 주입 및 셀 소오스/드레인 이온 주입 공정을 실시하여 소오스(209) 및 드레인(210)을 형성한다. 불순물 이온 주입 마스크(24)는 드레인 영역(D)이 완전히 노출되고, 소오스 영역(S)은 필드 산화막(21 및 202)과 필드 산화막(21 및 202) 사이만 노출되도록 형성한다. 이러한 공정에 의해 드레인(210)은 DDD 구조의 접합부가 형성되고, 드레인 라인의 RS는 기존 공정 보다 낮게 콘트롤될 수 있다. 이는 드레인 영역(D)의 필드 산화막과 필드 산화막 사이에 이전 공정에서 매장 불순물이 주입되기 때문이다. 또한, 소오스(209)의 RS도 낮아지는데, 소오스 영역(S)의 필드 산화막과 필드 산화막 사이가 매장 불순물 이온 주입, 셀 DDD 이온 주입, 셀 소오스/드레인 이온 주입되었기 때문이다. 이후 셀 스페이서 형성 공정, 제 3 폴리실리콘막 형성 공정 등의 순으로 플래쉬 메모리 소자의 제조 공정을 실시한다.
상술한 바와 같은 본 발명에 의하면 셀 DDD 이온 주입용 레티클의 생략이 가능하고, 제 1 폴리실리콘막의 브리지 가능성이 존재하지 않아 체크 보드 불량이 감소되며, 또한 셀 채널쪽의 소오스/드레인 영역은 정상적으로 형성되면서 소오스 라인 및 드레인 라인의 RS를 줄일 수 있어 소자의 신뢰성을 향상시킬 수 있다.
도 1(a) 내지 도 1(c)는 종래의 플래쉬 메모리 소자의 제조 방법에 따른 각 공정 단계에서의 레이아웃.
도 2는 도 1(c)의 1-1' 라인을 따라 절취한 상태의 단면도.
도 3(a) 내지 도 3(c)는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법에 따른 각 공정 단계에서의 레이아웃.
도 4(a)는 도 3(a)의 2-2' 라인을 따라 절취한 상태의 단면도.
도 4(b)는 도 3(b)의 3-3' 라인을 따라 절취한 상태의 단면도.
도 4(c) 및 도 4(d)는 도 3(c)의 4-4' 및 5-5' 라인을 따라 절취한 상태의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 및 21 : 필드 산화막 12 및 22 : 제 1 마스크
13 및 23 : 제 2 마스크
14 : 셀 DDD 이온 주입 마스크
15 : 셀 소오스/드레인 이온 주입 마스크
24 : 셀 불순물 이온 주입 마스크
101 및 201 : 반도체 기판 202 : 필드 산화막
102 및 203 : 터널 산화막 103 및 204 : 제 1 폴리실리콘막
104 및 205 : 유전체막 105 및 206 : 제 2 폴리실리콘막
106 및 207 : TEOS 산화막 107 및 208 : 반사 방지막
108 및 209 : 소오스 영역 109 및 210 : 드레인 영역

Claims (4)

  1. 반도체 기판상의 선택된 영역에 필드 산화막을 형성한 후 전체 구조 상부에 터널 산화막, 제 1 폴리실리콘막, 제 1 산화막, 질화막을 순차적으로 형성하는 단계와,
    제 1 마스크를 이용하여 상기 질화막, 제 1 산화막 및 제 1 폴리실리콘막을 식각하는 단계와,
    상기 소오스 영역 및 상기 노출된 드레인 영역에 매장 불순물을 이온 주입하는 단계와,
    전체 구조 상부에 제 2 산화막을 형성하여 상기 제 1 산화막, 상기 질화막 및 상기 제 2 산화막으로 구성되는 유전체막을 형성하고, 상기 유전체막상에 제 2 폴리실리콘막과 제 3 산화막과 반사 방지막을 형성하는 단계와,
    제 2 마스크를 이용하여 상기 반사 방지막, 제 3 산화막, 제 2 폴리실리콘막, 유전체막 및 제 1 폴리실리콘막을 패터닝하여 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조를 형성하는 단계와,
    제 3 마스크를 이용한 셀 DDD 이온 주입 및 셀 소오스/드레인 이온 주입 공정을 실시하여 소오스 및 드레인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1 마스크는 소오스 영역은 완전히 노출되고, 드레인 영역은 상기 필드 산화막과 필드 산화막 사이만 노출되도록 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 제 2 마스크는 상기 필드 산화막상에 형성되며 상기 드레인 영역을 중심으로 양쪽이 대칭되도록 직선형으로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 제 3 마스크는 상기 드레인 영역은 완전히 노출되고, 상기 소오스 영역은 상기 필드 산화막과 필드 산화막 사이만 노출되도록 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
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