KR100309134B1 - 비휘발성 메모리 셀 제조방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 셀 제조방법에 관한 것으로, 반도체 분야에서 전기적인 프로그램(Program) 및 소거(Erase) 특성을 갖는 EPROM, EEPROM, Flash EEPROM등의 메모리 셀의 비트 라인 형성시 셀의 드레인과 이웃하는 셀의 드레인간을 연결해주는 영역을 활성영역으로 확정(Define)하고, 이로 인해 공정상 발생되는 이 영역의 실리콘 기판 손상으로 인한 단차(Topology)를 고농도 불순물 주입과 산화공정을 통해 자기 평탄화(Self-Planarization)를 이루어 소자의 수율 및 신뢰성을 향상시킬 수 있는 비휘발성 메모리 셀 제조방법에 관한 것이다.
Description
본 발명은 비휘발성 메모리 셀 제조방법에 관한 것으로, 특히 반도체 분야에서 전기적인 프로그램(Program) 및 소거(Erase) 특성을 갖는 EPROM, EEPROM, Flash EEPROM등의 메모리 셀의 비트 라인 형성시 셀의 드레인과 이웃하는 셀의 드레인간을 연결해주는 영역을 활성영역으로 확정(Define)하고, 이로 인해 공정상 발생되는 이 영역의 실리콘 기판 손상으로 인한 단차(Topology)를 고농도 불순물 주입과 산화공정을 통해 자기 평탄화(Self-Planarization)를 이루어 소자의 수율 및 신뢰성을 향상시킬 수 있는 비휘발성 메모리 셀 제조방법에 관한 것이다.
일반적으로, 비휘발성 메모리 셀에서 비트 라인은 매립확산층(Buried N+Layer)을 형성하여 이웃하는 셀간의 드레인을 연결하여 이루어진다. 이 매립확산층은 필드 산화막 및 터널 산화막 성장 이전에 형성되어져 소자의 신뢰성 및 수율에 커다란 영향을 미치는 터널 산화막의 특성을 악화시키는 문제가 있고, 공정중 고온 열처리 공정시 이 매립확산층이 측면으로의 확산이 증가되어 셀의 소오스와 드레인간의 펀치쓰루(Punch Through)와 누설전류를 발생시키게 될 뿐만 아니라 셀 면적을축소하는데 어려움이 있다.
이러함에도 불구하고 매립확산층을 사용하는 이유는 활성영역으로 비트 라인을 형성하고자 할 경우 후속 스택 트랜지스터 형성을 위한 자기정렬(Self-Align) 식각시 실리콘 기판의 손상으로 인한 단차가 생겨 후속공정(예를 들어, 셀렉트 게이트 형성을 위한 폴리실리콘층 증착 및 식각공정)에서 패턴 확정(Pattern Define)이 어렵기 때문이다.
따라서, 본 발명은 비트 라인 형성을 활성영역으로 확정하며, 이때 발생되는 실리콘 기판 손상을 고농도 불순물 주입과 산화공정을 통해 단차를 회복하는 자기 평탄화를 이루어 소자의 수율 및 신뢰성 향상뿐만 아니라 셀 면적을 감소시킬 수 있는 비휘발성 메모리 셀 제조방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 비휘발성 메모리 셀 제조 방법은 실리콘 기판에 웰을 형성한 후 트랜지스터의 채널, 소오스 라인, 비트 라인이 되어질 부분을 활성영역으로 확정하는 단계와, 필드 산화막, 터널 산화막, 제 1 폴리실리콘층 및 층간 절연막을 순차적으로 형성한 후 상기 층간 절연막 및 상기 제 1 폴리실리콘층을 패터닝하기 위하여 1차 식각공정을 실시하는 단계와, 전체 상에 제 2 폴리실리콘층을 증착한 후 자기정렬 폴리 식각공정을 실시하여 상기 제 1 및 2 폴리실리콘층으로 된 스택 트랜지스터를 형성하는 단계와, 사진공정을 통해 비트 라인의 드레인 연결용 확산층 영역만을 개방하고, 고농도 불순물을 주입하여 드레인 연결용 확산층을 형성하는 단계와, 산화공정으로 상기 드레인 연결용 확산층 상부에 산화막을 형성하여 자기 정렬 폴리 식각 공정시 식각 손상에 의해 반도체 기판상에 발생한 단차를 완화하는 단계와, 사진 공정을 통해 소오스 라인 및 드레인 영역을 개방한 후 불순물을 주입하는 단계, 통상의 공정을 실시해 셀렉트 트랜지스터 영역에 셀렉트 게이트 산화막 및 셀렉트 게이트를 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제 1 및 2 도는 본 발명에 의한 비휘발성 메모리 셀 제조방법을 설명하기 위해 도시한 레이아웃도이고, 제 1A 및 1B 도는 제 1 도의 X-X' 및 Y-Y'선을 따라 절단한 소자의 단면도이며, 제 2A 및 2B 도는 제 2 도의 X-X' 및 Y-Y' 선을 따라 절단한 소자의 단면도이다. 그리고 제 3 도는 본 발명의 목적인 비트 라인에서의 자기 평탄화를 이룬 상태를 도시한 소자의 확대 단면도이다.
제 1, 1A 및 1B 도에서는 비휘발성 메모리 셀 제조공정중 셀의 플로팅 게이트가 될 제 1 폴리실리콘층을 1차 식각한 공정까지 도시하고 있는데, 이 공정단계는 먼저, 실리콘 기판(1)에 웰을 형성한 후 트랜지스터의 채널, 소오스 라인, 비트 라인이 되어질 부분을 활성영역(A)이 되게 하고, 그 이외의 부분인 비활성영역(B)에 필드 산화막(2)을 성장시킨다. 활성영역(A)의 실리콘 기판(1)상에 터널 산화막(3)을 얇게 성장시킨 후 전체구조 상부에 플로팅 게이트용 제 1 폴리실리콘층(4)을 증착하고, 후공정으로 형성되는 제 2 폴리실리콘층과의 절연을 위한 층간 절연막(5)을 제 1 폴리실리콘층(4)상에 형성시키되 층간 절연막으로 ONO막을 사용할 경우 하부 산화막과 질화막만을 먼저 형성시킨다. 이후, 각 단위 셀의 드레인간을 연결해 주는 드레인 연결용 확산층 영역(C) 부분의 활성영역을 덮고 있는 제 1폴리실리콘층(4)을 제거하되, 그 이외의 활성영역은 충분히 덮히도록 사진 및 식각공정으로 제 1 폴리실리콘층(4)의 1차 식각을 실시하여 필드 산화막(2)과 드레인 연결용 확산층 영역(C)을 노출시킨다.
제 2, 2A 및 2B 도에서는 상기한 공정단계로부터 드레인 연결용 확산층 영역에 고농도 불순물 주입공정을 실시한 공정까지 도시하고 있는데, 상술한 공정단계로부터 층간 절연막(5)이 ONO 막일 경우 상부 산화막을 형성시키고, 그 상부에 컨트롤 게이트용 제 2 폴리실리콘층(6)을 증착하고, 자기정렬 폴리 식각공정으로 스택 트랜지스터 영역(D)에 제 1 및 2 폴리실리콘층(4 및 6)으로 된 스택 트랜지스터를 형성한다. 자기정렬 폴리 식각공정시 드레인 연결용 확산층 영역(C)의 실리콘 기판(1)이 손상을 받게 되는데, 이러한 손상부분은 다음공정인 셀렉트 게이트용 제 3 폴리실리콘층(도시 않음) 식각시 브릿지(Bridge)등의 문제가 대두되어 소자의 수율 및 신뢰성을 저하시키게 된다. 이를 해결하기 위하여 본 발명에서는 다음과 같은 공정으로 문제를 해결한다.
전체구조 상부에 감광막(7)을 도포한 후 손상된 드레인 연결용 확산층 영역(C)을 사진공정을 통해 개방하고, 고농도 불순물을 이 부분(C)에 주입한 후 감광막(7)을 제거하고 이후, 자기정렬 식각공정으로 패턴화된 제 1 및 2 폴리실리콘층(4 및 6)의 측면을 절연할 목적으로 폴리실리콘의 산화 공정을 진행한다. 이때 제 1 및 2 폴리실리콘층(4 및 6)의 측면에 산화막이 자라며, 동시에 고농도 불순물이 주입되어 형성된 드레인 연결용 확산층(8)에 두꺼운 산화막(9)이 자라게 된다(제 3 도에 도시됨). 이로 인하여 기판(1)의 식각되어 파인 영역이 자기 평탄화된다.
상기 상태 하에서 셀렉트 트랜지스터 영역(E)에 셀렉트 채널의 문턱 전압을 조절하기 위해 실리콘기판과 동일한 종류의 불순물을 주입하고, 사진공정을 통해 소오스 라인(F)과 각 단위 셀의 드레인 영역(G)을 개방한 후 불순물 주입공정으로 소오스 라인(F) 및 드레인(10)을 형성한 상태에서 비트 라인(H) 부분만을 제 3도에 도시하고 있다.
제 2 도를 참조하여 드레인(10)의 형성 공정을 좀 더 자세하게 설명하면 다음과 같다.
마스크 공정으로 소오스 라인(F)과 드레인 영역(G)만을 개방시킨 상태에서 고농도 불순물 이온 주입을 실시한 후 활성화를 위한 열처리 공정을 실시한다. 이로써, 드레인 영역(G)에는 드레인이 형성되고, 드레인은 드레인 연결용 확산층 영역(C)에 형성되어 있는 드레인 연결용 확산층에 의해 서로 연결되어 비트 라인(H)을 형성하게 되며, 소오스 라인(F)에는 공통 소오스 라인이 형성된다. 상기의 드레인 형성 공정은 일반적으로 공지된 통상의 공정으로 실시된다.
이후, 셀렉트 게이트용 제 3 폴리실리콘층 증착 및 패턴공정을 통해 본 발명의 비휘발성 메모리 셀을 완성한다.
제 2 도를 참조하면, 셀렉트 트랜지스터 영역(E)에는 셀렉트 게이트 산화막(도시되지 않음)과 셀렉트 게이트(되시되지 않음)가 형성된다. 셀렉트 게이트를 형성하는 공정 또는 일반적으로 공지된 통상의 공정으로 실시된다.
제 2 도를 참조하여 상기의 공정에 의해 형성된 비휘발성 메모리 셀의 동작을 설명하면 다음과 같다.
먼저, 특정 메모리 셀을 프로그램, 소거 또는 독출하기 위해서는 해당 메모리 셀을 선택해야 한다. 메모리 셀을 선택하기 위해 사용되는 것이 셀렉트 트랜지스터(셀렉트 트랜지스터 영역에 형성되나 도시되지 않음)이다. 셀렉트 트랜지스터의 게이트에 소정의 전압이 인가되면, 셀렉트 게이트 하부에서는 채널이 형성되고, 이로 인해 메모리 셀과 소오스 라인(F)이 전기적으로 연결된다. 동시에 비트 라인 및 스택 게이트에는 프로그램, 소거 또는 독출 동작에 따라 적절한 전압이 인가된다. 비트 라인에 전원이 인가되면 드레인 연결용 확산층에 의해 동일한 비트 라인에 있는 모든 드레인에 전원이 인가된다. 하지만, 셀렉트 트랜지스터에 의해 소오스가 스택 게이트와 전기적으로 연결된 메모리 셀만이 프로그램, 소거 또는 독출 동작을 할 수 있게 된다.
셀렉트 게이트를 형성하여 완성된 비휘발성 메모리 셀은 상기와 같이 동작한다.
상술한 바와 같이, 각 단위 셀의 드레인과 이 드레인을 연결해 주는 확산층으로 이루어지는 비트 라인에서 확산층을 활성 영역으로 형성하므로 기존의 매립확산층의 측면 확산을 방지하여 셀의 소오스와 드레인간의 펀치쓰루와 누설전류 특성을 향상시킬 수 있으며, 셀 면적을 더욱 감소할 수 있고, 이로 인하여 소자의 신뢰성 및 수율을 향상시킬 수 있다.
제 1 및 2 도는 본 발명에 의한 비휘발성 메모리 셀 제조방법을 설명하기 위해 도시한 레이아웃도.
제 1A 및 1B 도는 제 1 도의 X-X' 및 Y-Y' 선을 따라 절단한 소자의 단면도.
제 2A 및 2B 도는 제 2 도의 X-X' 및 Y-Y' 선을 따라 절단한 소자의 단면도.
제 3 도는 본 발명에 의해 형성된 비휘발성 메모리 셀의 비트 라인을 도시한 소자의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 실리콘 기판 2: 필드 산화막
3: 터널 산화막
4: 제 1 폴리실리콘층(플로팅 게이트)
5: 층간 절연막
6: 제 2 폴리실리콘층(컨트롤 게이트)
7: 감광막
8: 드레인 연결용 확산층 9: 산화막
10: 드레인
A: 활성영역 B: 비활성영역
C: 드레인 연결용 확산층 영역 D: 스택 트랜지스터 영역
E: 실렉트 트랜지스터 영역 F: 소오스 라인
G: 드레인 영역 H: 비트 라인
Claims (3)
- 실리콘 기판에 웰을 형성한 후 트랜지스터의 채널, 소오스 라인, 비트 라인이 되어질 부분을 활성영역으로 확정하는 단계,필드 산화막, 터널 산화막, 제 1 폴리실리콘층 및 층간 절연막을 순차적으로 형성한 후 상기 층간 절연막 및 상기 제 1 폴리실리콘층을 패터닝하기 위하여 1차 식각공정을 실시하는 단계,전체 상에 제 2 폴리실리콘층을 증착한 후 자기정렬 폴리 식각공정을 실시하여 상기 제 1 및 2 폴리실리콘층으로 된 스택 트랜지스터를 형성하는 단계와,사진공정을 통해 비트 라인의 드레인 연결용 확산층 영역만을 개방하고, 고농도 불순물을 주입하여 드레인 연결용 확산층을 형성하는 단계와,산화공정으로 상기 드레인 연결용 확산층 상부에 산화막을 형성하여 자기 정렬 폴리 식각 공정시 식각 손상에 의해 상기 반도체 기판 상에 발생한 단차를 완화하는 단계,사진 공정을 통해 소오스 라인 및 드레인 영역을 개방한 후 불순물 이온 주입 공정으로 소오스 라인 및 드레인을 형성하는 단계,통상의 공정을 실시해 셀렉트 트랜지스터 영역에 셀렉트 게이트 산화막 및 셀렉트 게이트를 형성하는 단계로 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
- 제 1 항에 있어서,상기 제 1 폴리실리콘층의 1차 식각공정시 각 단위 셀의 드레인간을 연결해주는 드레인 연결용 확산층 영역부분의 활성 영역쪽은 제거하고, 그 이외의 활성영역은 충분히 덮히도록 하는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
- 제 1 항에 있어서,상기 드레인 연결용 확산층 영역에 고농도 불순물을 주입하여 드레인 연결용 확산층을 형성하고, 후공정으로 상기 드레인 연결용 확산층과 연결되도록 드레인을 형성하여 셀의 비트 라인을 이루는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
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| KR1019940023013A KR100309134B1 (ko) | 1994-09-13 | 1994-09-13 | 비휘발성 메모리 셀 제조방법 |
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Citations (2)
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|---|---|---|---|---|
| JPH04212455A (ja) * | 1990-04-11 | 1992-08-04 | Ricoh Co Ltd | 半導体メモリ装置 |
| JPH06163923A (ja) * | 1992-11-25 | 1994-06-10 | Sharp Corp | 不揮発性メモリの製造方法 |
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1994
- 1994-09-13 KR KR1019940023013A patent/KR100309134B1/ko not_active IP Right Cessation
Patent Citations (2)
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| JPH04212455A (ja) * | 1990-04-11 | 1992-08-04 | Ricoh Co Ltd | 半導体メモリ装置 |
| JPH06163923A (ja) * | 1992-11-25 | 1994-06-10 | Sharp Corp | 不揮発性メモリの製造方法 |
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