KR100452634B1 - 플래쉬이이피롬셀제조방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 플래쉬 EEPROM 셀의 제조 방법에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
종래의 플래쉬 EEPROM 셀에서 하나의 플로팅 게이트와 하나의 콘트롤 게이트 구조의 셀에서는 스택과 드레인 영역의 토폴로지 차이에 의해 셀렉트 게이트 식각 공정에서 브리지를 유발할 수 있으며, 하나의 콘트롤 게이트와 두 개의 플로팅 게이트 구조의 셀에서는 콘트롤 게이트와 플로팅 게이트, 그리고 플로팅 게이트간의 디스터번스로 인해 셀의 신뢰성이 저하됨.
3. 발명의 해결 방법의 요지
하나의 콘트롤 게이트와 두 개의 플로팅 게이트 구조의 셀을 제조할 때 콘트롤 게이트와 플로팅 게이트 사이에 ONO막이 형성되지 않도록 비피오(Between PolyOxide: 이하 BPO라 함)막을 형성.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 플래쉬(flash) 이이피롬(EEPROM) 셀 제조 방법에 관한 것이다.
종래의 플래쉬 EEPROM 셀을 도 1 및 도 2를 이용하여 설명하면 다음과 같다.
도 1은 종래의 하나의 콘트롤 게이트와 하나의 플로팅 게이트 구조의 플래쉬 EEPROM 셀의 단면도이다. 실리콘 기판(11) 상부의 선택된 영역에 게이트 산화막(13a 및 13b), 플로팅 게이트(14a 및 14b), ONO막(15a 및 15b) 및 콘트롤 게이트(16a 및 16b)가 순차적으로 형성되어 스택 게이트(A)가 형성된다. 실리콘 기판(11)상의 선택된 영역에 불순물 이온 주입 공정에 의해 드레인 영역(12)이 형성된다. 전체 구조 상부에 층간 절연막(17)이 증착되고 실리콘 기판(11) 상부의 선택된 영역, 즉 소오스 영역(도시안됨) 상부에 셀렉트 게이트 산화막(18)이 형성되며, 전체 구조 상부에 셀렉트 게이트(19)가 형성된다. 도시된 바와 같은 하나의 콘트롤 게이트(16a 및 16b)와 하나의 플로팅 게이트(14a 및 14b) 구조의 EEPROM 셀은 기본적으로 제 1 콘트롤 게이트(16a)와 제 2 콘트롤 게이트(16b) 사이에 디자인 룰 이상의 스페이스(SL)이 필요하다. 그리고 스택 게이트(A)의 높이(HS)와 기판의 표면과의 단차가 상당히 크다. 단차와 아울러 셀렉트 게이트(19)는 콘트롤 게이트(16a 및 16b)를 따라 가로질러 형성되는데 콘트롤 게이트(16a 및 16b)를 따라 정의되어 있는 스택 게이트(A)와 드레인 지역(B)간의 토폴로지(topology) 차이 때문에 셀렉트 게이트(19)를 정의하는 식각 공정에서 브리지 발생 등의 문제가 발생한다. 물론 디자인 룰이 작아질수록 브리지 문제가 심각해 진다.
도 2는 종래의 하나의 콘트롤 게이트 두 개의 플로팅 게이트 구조의 플래쉬 EEPROM 셀의 단면도이다. 실리콘 기판(21) 상부의 선택된 영역에 게이트 산화막(23a 및 23b)이 형성되고 그 상부에 플로팅 게이트(24a 및 24b)가 형성된다. 실리콘 기판(21)상의 선택된 영역에 이온 주입 공정에 의해 드레인 영역(22)이 형성된다. 두 개의 플로팅 게이트(24a 및 24b) 및 드레인 영역(22)을 덮도록 ONO막(25)이 형성되고 그 상부에 콘트롤 게이트(26)가 평탄화되어 형성된다. 이렇게하여 게이트 구조가 형성된다. 게이트 구조를 완전히 덮도록 층간 절연막(27)이 형성되고 층간 절연막(27)이 형성되지 않은 실리콘 기판(21) 상부, 즉 소오스 영역(도시안됨)에 셀렉트 게이트 산화막(28)이 형성된다. 전체 구조 상부에 셀렉트 게이트(29)가 형성된다. 도시된 바와 같은 형성 방법에서 콘트롤 게이트(26)를 평탄화시켜서 그 위의 층간 절연막(27)과 셀렉트 게이트(29) 모두가 평탄화되어 있음을 알 수 있다. 이는 셀렉트 게이트(29) 식각 공정에서 도 1에 도시된 바와 같은 굴곡이 없어져 소자의 신뢰성이 하나의 플로팅 게이트와 하나의 콘트롤 게이트로 구성된 플래쉬 EEPROM에 비해 상당히 개선되었음을 알 수 있다. 그러나 콘트롤 게이트(26)가 제 1 플로팅 게이트(24a)와 제 2 플로팅 게이트(24b) 사이를 따라 형성되어 있음을 C 부분에서 볼 수 있다. 이러한 구조는 ONO막(25)의 캐패시턴스 크기를 크게할 수 있으나 콘트롤 게이트(26)와 플로팅 게이트(24a 및 24b), 콘트롤 게이트(26)와 드레인(22)간의 디스터번스가 상당하기 때문에 사이클링 등의 신뢰성 테스트에서 장시간의 내구성(endurance) 특성을 나타내지 못한다.
따라서, 본 발명은 브리지 발생 및 디스터번스 문제를 효과적으로 방지하여 소자의 신뢰성을 향상시킬 수 있는 플래쉬 EEPROM 셀의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 실리콘 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 순차적으로 형성한 후 패터닝하여 서로 이격된 두 개의 플로팅 게이트를 형성하는 단계와, 상기 실리콘 기판상의 선택된 영역에 소오스 및 드레인 영역을 형성한 후 상기 플로팅 게이트 사이에 산화막을 상기 플로팅 게이트들의 표면 높이까지 채워지도록 형성하는 단계와, 전체 구조 상부에 ONO막, 콘트롤 게이트용 제 2 폴리실리콘막 및 제 1 층간 절연막을 순차적으로 형성한 후 패터닝하는 단계와, 전체 구조 상부에 제 2 층간 절연막을 형성한 후 그 상부에 셀렉트 게이트를 형성하는 단계로 이루어진 것을 특징으로 한다.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3(a) 내지 도 3(e)는 본 발명에 따른 플래쉬 EEPROM 셀의 제조 방법을 설명하기 위한 소자의 단면도로서, 하나의 콘트롤 게이트와 두 개의 플로팅 게이트 구조의 플래쉬 EEPROM 셀의 제조 방법을 도시한 것이다. 도 3(a)에 도시된 바와 같이 전체 구조 상부에 게이트 산화막(33) 및 플로팅 게이트를 형성하기 위한 제 1 폴리실리콘막(34)이 순차적으로 형성된다. 제 1 폴리실리콘막(34) 및 게이트 산화막(33)의 선택된 영역이 순차적으로 식각되어 두 개의 패턴이 형성된다. 그리고 실리콘 기판(31) 상의 선택된 영역에 이온 주입 공정을 통해 드레인 영역(32)이 형성된다. 전체 구조 상부에 BPO막(35)이 증착된다.
도 3(b)는 패턴이 노출될 때까지 BPO막(35)이 전면 식각된 후 두 개의 패턴 상부에 자기 정렬 식각용 제 1 감광막 패턴(36)이 형성된 단면도이다.
도 3(c)에 도시된 바와 같이 제 1 감광막 패턴(36)을 마스크로 식각 공정이 실시되어 소오스 영역(도시안됨) 상부에 잔류된 BPO막(35)이 제거된다. 제 1 감광막 패턴(36)이 제거된 후 전체 구조 상부에 ONO막(37), 콘트롤 게이트용 제 2 폴리실리콘막(38) 및 제 1 층간 절연막(39)이 순차적으로 증착된다. 제 1 층간 절연막(39) 상부의 선택된 영역에 자기 정렬 식각용 제 2 감광막 패턴(40)이 형성된다.
도 3(d)에 도시된 바와 같이 제 2 감광막 패턴(40)을 마스크로 식각 공정이 실시되어 제 1 층간 절연막(39), 제 2 폴리실리콘막(38) 및 ONO막(37)이 순차적으로 식각된다. 그리고 제 2 감광막 패턴(40)이 제거된다. 이렇게함으로써 제 1 폴리실리콘막(34)이 플로팅 게이트가 되며, 제 2 폴리실리콘막(38)이 콘트롤 게이트가 된다.
도 3(e)에 도시된 바와 같이 게이트 구조의 상부 및 측부를 감싸도록 제 2 층간 절연막(41)이 형성되고, 실리콘 기판(31)상의 소오스 영역(도시안됨) 상부에 셀렉트 게이트 산화막(42)가 형성된다. 전체 구조 상부에 셀렉트 게이트용 제 3 폴리실리콘막(43)이 형성된다.
본 발명 및 종래의 하나의 콘트롤 게이트와 두 개의 플로팅 게이트 구조의 플래쉬 EEPROM 셀의 다른점은 도 2와 도 3(e)의 비교에서 간단하게 알 수 있다. 종래의 하나의 콘트롤 게이트와 두 개의 플로팅 게이트 구조의 셀은 플로팅 게이트와 플로팅 게이트 사이에 도 2의 C 부분에서 보듯이 콘트롤 게이트와 ONO가 존재한다. 그러나 본 발명에 따른 셀 구조에서는 콘트롤 게이트와 ONO가 플로팅 게이트 사이에 존재하지 않는다. 따라서 콘트롤 게이트와 플로팅 게이트, 콘트롤 게이트와 드레인간의 디스터번스는 존재하지 않게 된다. 그리고 플로팅 게이트와 플로팅 게이트 사이의 절연체인 BPO막의 길이 SL'은 기본적으로 필요한 플로팅 게이트와 플로팅 게이트간의 절연막적인 성질만 갖추게 되면 되므로 가능하면 줄일 수 있게 된다. 따라서 절연막의 특성이 허용하는 한 디자인 룰을 줄여가더라도 하나의 콘트롤 게이트와 두개의 플로팅 게이트 구조의 EEPROM 셀을 신뢰성 있게 만들 수 있다.
상술한 바와 같이 본 발명에 의하면 다음과 같은 효과가 있다. 첫째, 하나의 콘트롤 게이트와 두 개의 플로팅 게이트중 플로팅 게이트와 플로팅 게이트 사이에 콘트롤 게이트나 ONO막이 없기 때문에 보다 신뢰성 있는 하나의 콘트롤 게이트와 두 개의 플로팅 게이트 구조의 플래쉬 EEPROM 셀을 구성할 수 있다. 둘째, 플로팅 게이트와 플로팅 게이트 사이의 BPO막의 절연막 성질이 허용하는 한 디자인 룰을 줄일 수 있다. 셋째, 콘트롤 게이트, ONO막, 층간 절연막의 평탄화로 인한 셀렉트 게이트 폴리실리콘 식각시 브리지 발생의 가능성이 줄어든다.
도 1은 종래의 하나의 콘트롤 게이트와 하나의 플로팅 게이트 구조를 갖는 플래쉬 EEPROM 셀의 단면도.
도 2는 종래의 하나의 콘트롤 게이트와 두 개의 플로팅 게이트 구조를 갖는 플래쉬 EEPROM 셀의 단면도.
도 3(a) 내지 도 3(e)는 본 발명에 따른 플래쉬 EEPROM 셀의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11, 21, 31 : 실리컨 기판 12, 22, 32 : 드레인 영역
13a, 13b, 23a, 23b, 33 : 게이트 산화막
14a, 14b, 24a, 24b : 플로팅 게이트
15a, 15b, 25a, 25b, 37 : ONO막 16a, 16b, 26 : 콘트롤 게이트
17, 27 : 층간 절연막 18, 28 : 셀렉트 게이트 산화막
19, 29, 42 : 셀렉트 게이트 34 : 제 1 폴리실리콘막
35 : BPO막 36 : 제 1 감광막 패턴
38 : 제 2 폴리실리콘막 39 : 제 1 층간 절연막
40 : 제 2 감광막 패턴 41 : 제 2 층간 절연막
43 : 제 3 폴리실리콘막
Claims (1)
- 실리콘 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 순차적으로 형성한 후 패터닝하여 하나의 셀 영역에 서로 이격된 두 개의 플로팅 게이트를 형성하는 단계와,상기 실리콘 기판상의 선택된 영역에 소오스 및 드레인 영역을 형성한 후 상기 두 개의 플로팅 게이트 사이에 산화막을 상기 플로팅 게이트들이 표면 높이까지 채워지도록 형성하는 단계와,전체 구조 상부에 ONO막, 콘트롤 게이트용 제 2 폴리실리콘막 및 제 1 층간 절연막을 순차적으로 형성한 후 패터닝하는 단계와,전체 구조 상부에 제 2 층간 절연막을 형성한 후 그 상부에 셀렉트 게이트를 형성하는 단계로 이루어진 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
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