KR100744003B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자 제조공정 중 금속배선 식각공정시 금속배선과 전기적으로 연결되는 컨택 플러그의 일부가 손실되는 것을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 컨택 플러그를 개재한 층간절연막이 형성된 기판을 제공하는 단계와, 상기 컨택 플러그를 포함한 상기 층간절연막 상부에 금속배선용 도전막을 차례로 형성하는 단계와, 상기 컨택 플러그에 대응되는 영역의 상기 도전막 상에 제1 감광막 패턴을 형성하는 단계와, 그 상부 표면이 표면 단차를 갖도록 상기 제1 감광막 패턴의 양측으로 노출된 상기 도전막을 일정 두께 식각하는 단계와, 상기 제1 감광막 패턴을 플로우시켜 돌출된 부분의 상기 도전막 표면을 둘러싸면서 상기 컨택 플러그 전체와 중첩되는 제2 감광막 패턴을 형성하는 단계와, 상기 제2 감광막 패턴을 통해 상기 도전막을 식각하여 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.
낸드 플래시, 컨택 플러그, 금속 배선, 감광막, 플로우

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FORMING METAL LINE IN SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 낸드(NAND) 플래시 메모리 소자의 금속배선 형성방법을 설명하기 위해 도시한 단면도.
도 2는 종래기술에 따라 금속배선을 형성하는 경우 드레인 컨택 플러그(17)의 일부가 손실('L' 부위 참조)됨을 나타낸 SEM(Semiconductor Electron Microscope) 사진.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 금속배선 형성방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 30 : 기판 11, 31 : 필드 산화막
13, 33 : 드레인 15, 35 : 층간절연막
17, 37 : 드레인 컨택 플러그 18, 38 : 확산방지막
19, 39 : 텅스텐막 21, 41, 41a : 감광막 패턴
22, 42, 43 : 식각공정 39a, 39b : 금속배선
본 발명은 반도체 소자의 금속배선 형성기술에 관한 것으로, 특히 0.60㎛ 테크놀로지(technology) 이하의 낸드(NAND) 플래시 메모리 소자의 금속배선 형성방법에 관한 것이다.
최근에는 메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀 끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 낸드 플래시 메모리 소자(NAND-type flash memory device)가 개발되었다. 낸드 플래시 메모리 소자는 노어 플래시 메모리 소자(NOR-type flash memory device)와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다.
이러한 낸드 플래시 메모리 소자에서는 금속배선을 통해 외부로부터 인가되는 구동전압(바이어스 전압)을 하부의 반도체 구조물층, 예컨대 접합영역인 소스 및 드레인으로 전달하는 역할을 수행하는데, 금속배선과 이러한 소스 및 드레인을 전기적으로 접속시키기 위해서는 컨택 플러그(contact plug)가 필요하게 된다.
낸드 플래시 메모리 소자에서 컨택 플러그로는 크게 소스 컨택 플러그(SouRce ConTact Plug, SRCT)와 드레인 컨택 플러그(DRain CoTact Plug, DRCT)가 있다. 소스 컨택 플러그는 액티브 영역에 형성된 소스와 상부의 금속배선을 연결시키고, 드레인 컨택 플러그는 드레인과 상부의 금속배선을 전기적으로 연결시킨다.
일반적으로, 낸드 플래시 메모리 소자 제조시 금속배선의 형성방법으로는 크게 다마신(Damascene) 스킴(scheme)과 텅스텐(W) 식각 스킴으로 나뉠 수 있다. 특히, 현재에는 반도체 소자의 고집적화 추세에 따라 선폭이 미세화되면서 최소한의 저항(Rs)과 캐패시턴스(Capacitence) 확보를 위해 텅스텐 식각 스킴이 적극적으로 이용되고 있다. 텅스텐 식각 스킴이란 다마신 공정을 이용하지 않고 일반적인 배선공정과 같이 텅스텐을 증착한 후 소정의 마스크 패턴을 통해 식각을 진행하는 공정기술을 말한다.
이하에서는, 도 1을 참조하여 텅스텐 식각 스킴을 적용한 낸드 플래시 메모리 소자의 금속배선 형성방법을 설명하기로 한다.
먼저, 소자분리공정과 플로팅 및 컨트롤 게이트 형성공정과 소스/드레인(미도시) 형성공정이 완료된 기판(10)을 제공한다. 그런 다음, 전체 구조 상부에 층간절연막(Inter Layer Dielectric, 15)을 증착한 후 드레인 컨택 마스크(미도시)를 이용한 식각공정을 실시하여 드레인 영역이 노출되는 드레인 컨택홀(미도시)을 형성한다.
이어서, 드레인 컨택홀이 매립되도록 폴리 실리콘을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 드레인 컨택홀 내부에 고립된 드레인 컨택 플러그(17)를 형성한다.
이어서, 도면에 도시하진 않았지만, 소스 컨택 마스크(미도시)를 이용한 식각공정을 실시하여 소스 영역이 노출되는 소스 컨택홀(미도시)을 형성하고 소스 컨택홀이 매립되도록 폴리 실리콘을 증착한 후 CMP 공정을 실시함으로써, 소스 컨택 홀 내부에 고립된 소스 컨택 플러그를 형성한다.
이어서, 드레인 컨택 플러그(17)를 포함한 전체 구조 상부에 확산방지막(18) 및 텅스텐막(미도시)을 차례로 형성한다. 그런 다음, 소정의 감광막 패턴(21)을 이용한 식각공정(22)을 실시하여 감광막 패턴(21)으로 인해 노출된 텅스텐막 및 확산방지막(18)을 식각한다. 이로써, 드레인 컨택 플러그(17) 상에는 각각 확산방지막(18)을 구비한 금속배선(19)이 형성된다.
그러나, 감광막 패턴(21)의 정렬 마진(margin) 부족으로 인해 금속배선(19)과 드레인 컨택 플러그(17) 간의 오정렬(mis-align)이 발생하고, 이로 인해 이러한 식각공정(22)시에는 노출된 부분의 드레인 컨택 플러그(17)가 일부 손실('L' 부위 참조)되는 문제가 발생한다.
이렇듯, 도 2에서와 같이 드레인 컨택 플러그(17)의 일부가 손실('L' 부위 참조)되면 드레인 컨택 플러그(17)의 저항(Rc)이 증가하게 되어 소자 특성이 열화되는 문제가 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 소자 제조공정 중 금속배선 식각공정시 금속배선과 전기적으로 연결되는 컨택 플러그의 일부가 손실되는 것을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 컨택 플러그를 개재한 층간절연막이 형성된 기판을 제공하는 단계와, 상기 컨택 플러그를 포함한 상기 층간절연막 상부에 금속배선용 도전막을 차례로 형성하는 단계와, 상기 컨택 플러그에 대응되는 영역의 상기 도전막 상에 제1 감광막 패턴을 형성하는 단계와, 그 상부 표면이 표면 단차를 갖도록 상기 제1 감광막 패턴의 양측으로 노출된 상기 도전막을 일정 두께 식각하는 단계와, 상기 제1 감광막 패턴을 플로우시켜 돌출된 부분의 상기 도전막 표면을 둘러싸면서 상기 컨택 플러그 전체와 중첩되는 제2 감광막 패턴을 형성하는 단계와, 상기 제2 감광막 패턴을 통해 상기 도전막을 식각하여 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.
기존에는, 플래시 메모리 소자 제조시 금속배선 형성을 위한 식각공정을 진행하다보면 금속배선 저부의 드레인 컨택 플러그가 노출되어 일부가 손실되는 문제가 발생하였다.
따라서, 본 발명에서는 상기한 금속배선 형성을 위한 식각공정시 마스크로 이용되는 감광막 패턴을 플로우시켜 감광막 패턴이 금속배선의 표면을 둘러싸도록 하고, 금속배선과 이를 둘러싸는 감광막 패턴이 드레인 컨택 플러그 전체에 중첩되어 형성되도록 함으로써, 금속배선 형성을 위한 식각공정으로 인해 드레인 컨택 플러그의 일부가 노출되는 것을 방지할 수 있게 된다. 따라서, 금속배선 형성을 위한 식각공정시 드레인 컨택 플러그의 손실을 방지하여 드레인 컨택 플러그의 저항(Rc) 특성을 향상시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3a 내지 도 3e는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 금속배선 형성방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는, 낸드 플래시 메모리 셀 어레이에서 워드라인이 신장된 방향으로 드레인이 형성되는 부분을 절단하여 도시한 단면도이므로, 플로팅 게이트 및 컨트롤 게이트와 소스 콘택 플러그는 도면에 나타나지 않게 된다.
먼저, 도 3a에 도시된 바와 같이, 소자분리공정과 플로팅 및 컨트롤 게이트 형성공정과 소스/드레인 형성공정이 완료된 기판(30)을 제공한다. 예컨대, 소자분리공정-STI(Shallow Trench Isolation) 공정 또는 LOCOS(LOCal Oxidation of Silicon) 공정-을 통해 필드 산화막(31)이 형성된 기판(30) 상에 터널 산화막(미도 시)을 형성한다. 그런 다음, 터널 산화막 상에 플로팅 게이트(미도시), 유전체막(미도시) 및 컨트롤 게이트(미도시)를 차례로 형성한 후 이를 패터닝(patterning)한다. 이후에는, 소스/드레인 이온주입공정을 실시하여 패터닝된 컨트롤 게이트 사이로 노출된 기판(30) 내에 소스(미도시) 및 드레인(33)을 형성한다.
이어서, 컨트롤 게이트를 포함한 전체 구조 상부에 층간절연막(35)막을 증착한 후, 드레인 컨택 마스크(미도시)를 이용한 식각공정을 실시하여 드레인(33)이 노출되는 드레인 컨택홀(미도시)을 형성한다.
이어서, 드레인 컨택홀이 매립되도록 폴리 실리콘을 증착한 후 CMP 공정을 실시하여 드레인 컨택홀 내부에 고립된 드레인 컨택 플러그(37)를 형성한다.
이어서, 도면에 도시하진 않았지만, 소스 컨택 마스크를 이용한 식각공정을 실시하여 소스가 노출되는 소스 컨택홀을 형성하고 소스 컨택홀이 매립되도록 폴리 실리콘을 증착한 후 CMP 공정을 실시함으로써, 소스 컨택홀 내부에 고립된 소스 컨택 플러그를 형성한다.
이어서, 드레인 컨택 플러그(37)를 포함한 전체 구조 상부에 확산방지막(38) 및 금속배선용 텅스텐막(39)을 차례로 형성한다. 여기서는, 텅스텐막(39)을 일례로 들었으나 알루미늄(Al)을 포함한 금속배선으로 사용될 수 있는 모든 물질을 사용할 수도 있다.
이어서, 텅스텐막(39) 상에 감광막(미도시)를 도포한 후, 노광 마스크를 이용한 노광 및 현상공정을 실시하여 소정의 감광막 패턴(41, 이하 제1 감광막 패턴이라 함)을 형성한다. 이때, 제1 감광막 패턴(41)은 드레인 컨택 플러그(37)가 형 성된 영역에 각각 대응되도록 형성하되, 그 폭(W2)은 드레인 컨택 플러그(37)의 폭(W1)보다 작은 것이 일반적이다.
이어서, 도 3b에 도시된 바와 같이, 제1 감광막 패턴(41)을 마스크로 이용한 식각공정(42)을 실시하여 제1 감광막 패턴(41)의 폭(W2)과 동일한 폭으로 텅스텐막(39, 도 3a 참조)을 일정 두께(H) 식각한다. 이때, 일정 두께(H)는 최종 식각 타겟(target) 두께의 절반(1/2) 이상인 것이 바람직하다. 즉, 제1 감광막 패턴(41) 사이로 노출된 영역의 텅스텐막(39)을 식각할 때에는 적어도 텅스텐막(39) 전체 두께의 1/2 이상을 식각한다.
바람직하게는, 텅스텐막(39)의 전체 두께가 약 1000Å인 경우에는 식각공정(42)의 공정시간을 적절히 조절하여 제1 감광막 패턴(41) 사이로 노출된 텅스텐막(39)을 텅스텐막(39) 전체 두께의 3/4 또는 4/5 정도만큼 식각한다. 이로써, 제1 감광막 패턴(41)과 대응되는 영역에서 일정 높이(H)만큼 돌출된 구조의 금속배선(39a)이 형성된다.
이어서, 도 3c에 도시된 바와 같이, 핫 플레이트(hot plate)에서 고온의 열을 가하여 감광막을 플로우(flow)시켜 돌출된 부분의 금속배선(39a) 표면을 둘러싸는 구조의 감광막 패턴(41a, 이하 제2 감광막 패턴이라 함)을 형성한다. 예컨대, 도 3b 공정이 완료된 전체 구조물을 식각장비로부터 포토장비로 이동시킨 후, 포토장비 내에 존재하는 핫 플레이트 챔버(chamber) 내에서 약 500℃ 이상의 고열을 가하여 감광막을 플로우시킨다.
여기서, 감광막을 플로우시키는 작업은 제2 감광막 패턴(41a)의 양측단이 드레인 컨택 플러그(37)의 양측단과 완벽하게 중첩(overlay)되도록 하기 위해 실시하는 것이다. 이를 위해, 제2 감광막 패턴(41a)의 양측단이 드레인 컨택 플러그(37)의 양측단을 벗어날(over) 때까지 감광막을 플로우시키는 것이 바람직하다. 따라서, 제2 감광막 패턴(41a)과 돌출된 금속배선(39a)을 합한 총 폭(W3)이 드레인 컨택 플러그(37)의 폭(W1)보다 커지게 된다.
이러한 플로우 처리는, 후속으로 금속배선 형성을 위해 진행될 식각공정시 제2 감광막 패턴(41a)을 마스크로 이용하는데, 제2 감광막 패턴(41a)의 양측단이 드레인 컨택 플러그(37)와 완벽하게 중첩되지 않고 오정렬되게 되면 기존에서와 같이 후속 식각공정시 드레인 컨택 플러그(37)가 손실되는 문제가 그대로 발생하기 때문에 실시하는 공정이다.
이어서, 도 3d에 도시된 바와 같이, 제2 감광막 패턴(41a)을 마스크로 이용한 식각공정(43)을 실시하여 제2 감광막 패턴(41a)의 양측으로 노출된 금속배선(39a, 도 3c 참조) 및 확산방지막(38)을 식각한다. 이로 인해, 하부에 확산방지막(38)을 구비한 금속배선(39b)이 드레인 컨택 플러그(37) 전체에 중첩되어 형성된다. 따라서, 기존에서와 같이 금속배선 형성을 위한 식각공정시 드레인 컨택 플러그(37)가 노출되는 것을 방지하여 드레인 컨택 플러그(37)의 손실을 방지할 수 있다.
이어서, 도 3e에 도시된 바와 같이, 스트립 공정을 실시하여 제2 감광막 패 턴(41a, 도 3d 참조)을 제거한다. 이로써, 요철(凸) 모양으로 돌출된 구조의 금속배선(39b)이 드레인 컨탠 플러그(37)에 손실을 주지않고 형성된다. 따라서, 드레인 컨택 플러그(37)의 손실을 방지하여 드레인 컨택 플러그(37)의 저항 특성을 향상시킬 수 있다.
이렇게 형성된 금속배선(39b)은 전체적인 두께가 기존과 변함이 없으므로 금속배선(39b)의 저항(Rs) 증가량은 무시할 정도로 미약하다. 이는, 금속배선(39b)이 드레인 컨택 플러그(37) 상부로부터 일정 지점까지는 기존(W2)보다 넓은 폭(W3)을 갖게 되나 그 일정 지점까지의 두께는 매우 얇기 때문이다.
또한, 이러한 금속배선(39b) 간의 간격(S)은 기존과 거의 동일하므로 캐패시턴스(Cap)의 증가는 거의 발생하지 않게 된다. 따라서, 본 발명의 실시예에 따라 낸드 플래시 메모리 소자의 금속배선(39b)을 형성하면 금속배선(39b)의 우수한 저항(Rs)특성 및 캐패시턴스 특성을 유지하면서 드레인 컨택 플러그(37)의 손실을 방지할 수 있다.
본 발명의 기술 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 금속배선 형성을 위한 식각공정시 마스크로 사용되는 감광막 패턴을 고온에서 플로우시켜 감광막 패턴의 양측단이 금속배선 저부의 컨택 플러그의 양측단과 완벽하게 중첩되도록 함으로써, 금속배선 형성을 위한 식각공정으로 인해 컨택 플러그가 노출되는 것을 방지할 수 있다.
따라서, 컨택 플러그의 손실을 방지하여 컨택 플러그의 저항 증가를 방지할 수 있다.

Claims (11)

  1. 컨택 플러그를 개재한 층간절연막이 형성된 기판을 제공하는 단계;
    상기 컨택 플러그를 포함한 상기 층간절연막 상부에 금속배선용 도전막을 차례로 형성하는 단계;
    상기 컨택 플러그에 대응되는 영역의 상기 도전막 상에 제1 감광막 패턴을 형성하는 단계;
    그 상부 표면이 표면 단차를 갖도록 상기 제1 감광막 패턴의 양측으로 노출된 상기 도전막을 일정 두께 식각하는 단계;
    상기 제1 감광막 패턴을 플로우시켜 돌출된 부분의 상기 도전막 표면을 둘러싸면서 상기 컨택 플러그 전체와 중첩되는 제2 감광막 패턴을 형성하는 단계; 및
    상기 제2 감광막 패턴을 통해 상기 도전막을 식각하여 금속배선을 형성하는 단계
    를 포함하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 도전막을 식각하는 단계는,
    상기 제1 감광막 패턴 사이로 노출된 영역의 상기 도전막을 적어도 상기 도전막 전체 두께의 1/2 이상의 두께로 식각하여 이루어지는 반도체 소자의 금속배선 형성방법.
  3. 제 2 항에 있어서,
    상기 도전막은 1000Å의 두께로 형성하는 반도체 소자의 금속배선 형성방법.
  4. 제 3 항에 있어서,
    상기 도전막을 식각하는 단계는,
    상기 제1 감광막 패턴 사이로 노출된 영역의 상기 도전막을 상기 도전막 전체 두께의 3/4 또는 4/5 두께만큼 식각하여 이루어지는 반도체 소자의 금속배선 형성방법.
  5. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,
    상기 제1 감광막 패턴을 플로우시키는 단계는,
    핫 플레이트에서 적어도 500℃ 이상의 열을 가하여 이루어지는 반도체 소자의 금속배선 형성방법.
  6. 제 5 항에 있어서,
    상기 제1 감광막 패턴을 형성하는 단계는,
    상기 제1 감광막 패턴의 폭이 상기 컨택 플러그의 폭보다 작도록 상기 제1 감광막 패턴을 형성하는 반도체 소자의 금속배선 형성방법.
  7. 제 6 항에 있어서,
    상기 제2 감광막 패턴을 형성하는 단계는,
    상기 제2 감광막 패턴과 돌출된 부분의 상기 도전막을 합한 전체 폭이 적어도 상기 컨택 플러그의 폭과 같아질 때까지 상기 제1 감광막 패턴을 플로우시키는 반도체 소자의 금속배선 형성방법.
  8. 제 7 항에 있어서,
    상기 금속배선은 요철(凸) 형태로 형성하는 반도체 소자의 금속배선 형성방법.
  9. 제 8 항에 있어서,
    상기 층간절연막을 형성하는 단계와 상기 도전막을 형성하는 단계 사이에,
    상기 층간절연막 상에 확산방지막을 형성하는 단계를 더 포함하는 반도체 소자의 금속배선 형성방법.
  10. 제 9 항에 있어서,
    상기 금속배선을 형성하는 단계는,
    상기 제2 감광막 패턴을 통해 노출된 상기 도전막 및 상기 확산방지막을 식각하여 이루어지는 반도체 소자의 금속배선 형성방법.
  11. 제 10 항에 있어서,
    상기 금속배선을 형성한 후,
    상기 제2 감광막 패턴을 제거하는 단계를 더 포함하는 반도체 소자의 금속배선 형성방법.
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* Cited by examiner, † Cited by third party
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KR19990069529A (ko) * 1998-02-10 1999-09-06 윤종용 반도체장치의 콘택 형성방법
KR20000026193A (ko) * 1998-10-19 2000-05-15 김규현 반도체 소자의 금속 배선 형성 방법

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