JPH1126728A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1126728A JPH1126728A JP9182479A JP18247997A JPH1126728A JP H1126728 A JPH1126728 A JP H1126728A JP 9182479 A JP9182479 A JP 9182479A JP 18247997 A JP18247997 A JP 18247997A JP H1126728 A JPH1126728 A JP H1126728A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- Non-Volatile Memory (AREA)
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Abstract
(57)【要約】
【課題】埋め込み素子分離でトレンチ内に埋め込む絶縁
物質を工夫して、ゲート絶縁膜、ゲート電極、素子周辺
のシリコン基板への不純物の拡散を減少させる。 【解決手段】トレンチの形成されたシリコン基板１上
に、ゲート絶縁膜５、その上に浮遊ゲート電極６が積層
しており、トレンチ側の側面は、熱酸化により酸化され
（物質Ｘ）、ゲート絶縁膜５やゲート電極６、近傍の基
板は埋め込み材の物質Ａを介して他の埋め込み材の物質
Ｂと対向する。物質Ａに、不純物拡散性が低い物質、た
とえば窒化シリコンを適用すれば、物質Ｂ中の不純物が
ゲート絶縁膜５等に拡散する効率を低くし、メモリセル
特性の劣化を防ぐ。
物質を工夫して、ゲート絶縁膜、ゲート電極、素子周辺
のシリコン基板への不純物の拡散を減少させる。 【解決手段】トレンチの形成されたシリコン基板１上
に、ゲート絶縁膜５、その上に浮遊ゲート電極６が積層
しており、トレンチ側の側面は、熱酸化により酸化され
（物質Ｘ）、ゲート絶縁膜５やゲート電極６、近傍の基
板は埋め込み材の物質Ａを介して他の埋め込み材の物質
Ｂと対向する。物質Ａに、不純物拡散性が低い物質、た
とえば窒化シリコンを適用すれば、物質Ｂ中の不純物が
ゲート絶縁膜５等に拡散する効率を低くし、メモリセル
特性の劣化を防ぐ。
Description
【０００１】
【発明の属する技術分野】この発明は、埋め込み素子分
離を用いた半導体装置及びその製造方法に関する。
離を用いた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図３９は、従来の埋め込み素子分離を用
いた不揮発性半導体記憶装置のメモリセルの断面図であ
る。シリコン基板９０１上にトレンチ９０２が形成さ
れ、その中に絶縁物質９０３が埋め込まれており、これ
が素子分離となっている。
いた不揮発性半導体記憶装置のメモリセルの断面図であ
る。シリコン基板９０１上にトレンチ９０２が形成さ
れ、その中に絶縁物質９０３が埋め込まれており、これ
が素子分離となっている。
【０００３】シリコン基板９０１上には、トンネル絶縁
膜と呼ばれる薄い酸化膜（トンネル酸化膜）９０４が形
成され、その上に浮遊ゲート電極９０５が形成されてい
る。浮遊ゲート電極９０５上には、ＳｉＯ2 ／Ｓｉ3 Ｎ
4 ／ＳｉＯ2 積層膜（ＯＮＯ膜）９０６が形成され、そ
の上に絶縁物質９０３上を含んで連続的に制御ゲート電
極９０７が形成されている。トレンチ９０２内の絶縁物
質９０３は、その上部が浮遊ゲート電極９０５の側部と
接触するに至るまでトレンチ９０２内に埋め込まれてい
る。
膜と呼ばれる薄い酸化膜（トンネル酸化膜）９０４が形
成され、その上に浮遊ゲート電極９０５が形成されてい
る。浮遊ゲート電極９０５上には、ＳｉＯ2 ／Ｓｉ3 Ｎ
4 ／ＳｉＯ2 積層膜（ＯＮＯ膜）９０６が形成され、そ
の上に絶縁物質９０３上を含んで連続的に制御ゲート電
極９０７が形成されている。トレンチ９０２内の絶縁物
質９０３は、その上部が浮遊ゲート電極９０５の側部と
接触するに至るまでトレンチ９０２内に埋め込まれてい
る。
【０００４】従来、トレンチ９０２内の絶縁物質９０３
は、ＴＥＯＳ（tetraethoxysilane）やＢＰＳＧ（borop
hospho silicate glass）などのシリコン酸化膜系の単
一の物質が使用されていた。この埋め込まれたシリコン
酸化膜系単一物質（９０３）は、基板に直接、もしくは
基板を直接酸化したシリコン酸化膜を介在させて、トン
ネル酸化膜９０４、および浮遊ゲート電極であるポリシ
リコン層（９０５）の側面部に接している構造となって
いる。
は、ＴＥＯＳ（tetraethoxysilane）やＢＰＳＧ（borop
hospho silicate glass）などのシリコン酸化膜系の単
一の物質が使用されていた。この埋め込まれたシリコン
酸化膜系単一物質（９０３）は、基板に直接、もしくは
基板を直接酸化したシリコン酸化膜を介在させて、トン
ネル酸化膜９０４、および浮遊ゲート電極であるポリシ
リコン層（９０５）の側面部に接している構造となって
いる。
【０００５】従来型のメモリセルの製造方法を図４０
（ａ）〜（ｅ）を用いて説明する。
（ａ）〜（ｅ）を用いて説明する。
【０００６】まず、図４０（ａ）に示すように、Ｐ型シ
リコン基板９０１の表面を酸化する（酸化膜９１１）。
ここで各種のウェル、チャネルインプランテーション
（チャネル領域の形成）を行う。次いで酸化膜９１１を
除去し、周辺回路のゲート絶縁膜およびトンネル絶縁膜
（トンネル酸化膜９０４）を形成する。次に、浮遊ゲー
ト電極となるポリシリコン（９０５）、さらにマスク材
となる窒化シリコン膜９１２を堆積し、図示しないレジ
ストを塗布しパターニングを行う。次に、図４０（ｂ）
に示すように、図示しないレジストパターンをマスクに
して窒化シリコン膜９１２、ポリシリコン９０５、トン
ネル酸化膜９０４を順次エッチングし、さらに露出した
シリコン基板９０１をエッチングし、これにより、基板
にトレンチ９０２を形成する。次いで、図示しないレジ
ストパターンを剥離する。
リコン基板９０１の表面を酸化する（酸化膜９１１）。
ここで各種のウェル、チャネルインプランテーション
（チャネル領域の形成）を行う。次いで酸化膜９１１を
除去し、周辺回路のゲート絶縁膜およびトンネル絶縁膜
（トンネル酸化膜９０４）を形成する。次に、浮遊ゲー
ト電極となるポリシリコン（９０５）、さらにマスク材
となる窒化シリコン膜９１２を堆積し、図示しないレジ
ストを塗布しパターニングを行う。次に、図４０（ｂ）
に示すように、図示しないレジストパターンをマスクに
して窒化シリコン膜９１２、ポリシリコン９０５、トン
ネル酸化膜９０４を順次エッチングし、さらに露出した
シリコン基板９０１をエッチングし、これにより、基板
にトレンチ９０２を形成する。次いで、図示しないレジ
ストパターンを剥離する。
【０００７】次に、図４０（ｃ）に示すように、トレン
チ９０２の内壁表面を酸化する（酸化膜９１３）。次い
で、基板の上方にたとえばＴＥＯＳなどのシリコン酸化
膜を堆積する。この工程により、トレンチ９０２内は一
種類の絶縁物質９０３、すなわちシリコン酸化膜９０３
で埋め込まれる。
チ９０２の内壁表面を酸化する（酸化膜９１３）。次い
で、基板の上方にたとえばＴＥＯＳなどのシリコン酸化
膜を堆積する。この工程により、トレンチ９０２内は一
種類の絶縁物質９０３、すなわちシリコン酸化膜９０３
で埋め込まれる。
【０００８】次いで、図４０（ｄ）に示すように、ＣＭ
Ｐ（chemical mechanical polishing ）の技術を用い
て、シリコン酸化膜９０３の表面を平坦にする。酸化膜
９０３はたとえば窒化シリコン膜９１２の表面が露出さ
れるまで削られ、トレンチ９０２の内部を埋め込む形状
にされる。
Ｐ（chemical mechanical polishing ）の技術を用い
て、シリコン酸化膜９０３の表面を平坦にする。酸化膜
９０３はたとえば窒化シリコン膜９１２の表面が露出さ
れるまで削られ、トレンチ９０２の内部を埋め込む形状
にされる。
【０００９】最後に、図４０（ｅ）に示すように、マス
ク材としての窒化シリコン膜９１２を除去して素子分離
が完成する。この後、不揮発性半導体記憶装置であれ
ば、ＯＮＯ膜、制御ゲート電極となるポリシリコン層な
どが堆積された後、ゲート形状にパターニングされてメ
モリセルが形成される。
ク材としての窒化シリコン膜９１２を除去して素子分離
が完成する。この後、不揮発性半導体記憶装置であれ
ば、ＯＮＯ膜、制御ゲート電極となるポリシリコン層な
どが堆積された後、ゲート形状にパターニングされてメ
モリセルが形成される。
【００１０】
【発明が解決しょうとする課題】従来のメモリセルで
は、埋め込み材であるシリコン酸化膜は、ゲート絶縁膜
及びゲート電極の各部分に直に接している。あるいは、
熱酸化した膜（酸化膜９１３）を介してシリコン基板、
ゲート電極であるポリシリコン、ゲート絶縁膜に接して
いた。すなわち、埋め込み材は、トレンチ底部からゲー
ト絶縁膜あるいはゲート電極に至るトレンチ内壁近傍に
亘って、シリコン酸化膜系単一物質である。
は、埋め込み材であるシリコン酸化膜は、ゲート絶縁膜
及びゲート電極の各部分に直に接している。あるいは、
熱酸化した膜（酸化膜９１３）を介してシリコン基板、
ゲート電極であるポリシリコン、ゲート絶縁膜に接して
いた。すなわち、埋め込み材は、トレンチ底部からゲー
ト絶縁膜あるいはゲート電極に至るトレンチ内壁近傍に
亘って、シリコン酸化膜系単一物質である。
【００１１】このため、埋め込み材を構成している酸化
膜中の不純物、例えば水素や金属などが容易にトンネル
酸化膜およびゲート電極／ゲート絶縁膜界面へ拡散し、
これらの不純物がトランジスタ、あるいは不揮発性メモ
リにおける動作の劣化を招く恐れがある。
膜中の不純物、例えば水素や金属などが容易にトンネル
酸化膜およびゲート電極／ゲート絶縁膜界面へ拡散し、
これらの不純物がトランジスタ、あるいは不揮発性メモ
リにおける動作の劣化を招く恐れがある。
【００１２】また、上記埋め込み材を構成している酸化
膜中の不純物が素子近傍の基板の表面に拡散し、これが
トランジスタ、メモリセルの拡散層のジャンクションリ
ーク特性を劣化する原因ともなっていた。このジャンク
ションリーク特性の劣化は、メモリセル特性の劣化を意
味する。
膜中の不純物が素子近傍の基板の表面に拡散し、これが
トランジスタ、メモリセルの拡散層のジャンクションリ
ーク特性を劣化する原因ともなっていた。このジャンク
ションリーク特性の劣化は、メモリセル特性の劣化を意
味する。
【００１３】この発明は、上記の事情を考慮したもので
あり、その課題は、埋め込み素子分離においてトレンチ
内に埋め込まれる絶縁物質を工夫して、ゲート絶縁膜
（不揮発性メモリでいうトンネル酸化膜）、ゲート電
極、素子周辺のシリコン基板への不純物の拡散を減少さ
せることである。
あり、その課題は、埋め込み素子分離においてトレンチ
内に埋め込まれる絶縁物質を工夫して、ゲート絶縁膜
（不揮発性メモリでいうトンネル酸化膜）、ゲート電
極、素子周辺のシリコン基板への不純物の拡散を減少さ
せることである。
【００１４】
【課題を解決するための手段】この発明の半導体装置
は、半導体基板と、前記基板上に設けられたゲート絶縁
膜及びゲート絶縁膜上のゲート電極と、前記ゲート電極
及びゲート絶縁膜と隣り合い前記基板に達するトレンチ
と、前記トレンチ内に埋め込まれた素子分離用の物質と
を具備し、前記トレンチ内に埋め込まれている物質が複
数種存在し、少なくとも前記ゲート絶縁膜からそのゲー
ト電極および基板との界面に亘る部分に接する領域と、
それ以外の領域とで互いに異なる物質が埋め込まれてい
ることを特徴とする。
は、半導体基板と、前記基板上に設けられたゲート絶縁
膜及びゲート絶縁膜上のゲート電極と、前記ゲート電極
及びゲート絶縁膜と隣り合い前記基板に達するトレンチ
と、前記トレンチ内に埋め込まれた素子分離用の物質と
を具備し、前記トレンチ内に埋め込まれている物質が複
数種存在し、少なくとも前記ゲート絶縁膜からそのゲー
ト電極および基板との界面に亘る部分に接する領域と、
それ以外の領域とで互いに異なる物質が埋め込まれてい
ることを特徴とする。
【００１５】この発明の半導体装置の製造方法は、半導
体基板にトレンチを形成する工程と、前記トレンチ内壁
を酸化することにより物質Ｘをトレンチ内壁に被覆する
工程と、少なくとも前記トレンチ内壁の所定領域に沿う
ように素子分離用の第１の物質Ａを形成する工程と、前
記第１の物質Ａの形成されたトレンチ内を素子分離用の
第２の物質Ｂで埋め込み形成する工程とを具備したこと
を特徴とする。
体基板にトレンチを形成する工程と、前記トレンチ内壁
を酸化することにより物質Ｘをトレンチ内壁に被覆する
工程と、少なくとも前記トレンチ内壁の所定領域に沿う
ように素子分離用の第１の物質Ａを形成する工程と、前
記第１の物質Ａの形成されたトレンチ内を素子分離用の
第２の物質Ｂで埋め込み形成する工程とを具備したこと
を特徴とする。
【００１６】この発明によれば、トレンチ素子分離にお
いてトレンチ内に埋め込まれる絶縁物質を複数にし、不
純物のバリア性が高い物質とそうでない物質を組み合わ
せることによって、ゲート絶縁膜（不揮発性メモリでい
えばトンネル酸化膜）、ゲート電極、およびシリコン基
板への不純物の拡散を減少させる。また、一部の構成
は、加えて、埋め込み材のエッチングレートを下げると
共に、つなぎ目の形状を良くする熱工程を酸素雰囲気中
で信頼性よく実行できるような構成にする。
いてトレンチ内に埋め込まれる絶縁物質を複数にし、不
純物のバリア性が高い物質とそうでない物質を組み合わ
せることによって、ゲート絶縁膜（不揮発性メモリでい
えばトンネル酸化膜）、ゲート電極、およびシリコン基
板への不純物の拡散を減少させる。また、一部の構成
は、加えて、埋め込み材のエッチングレートを下げると
共に、つなぎ目の形状を良くする熱工程を酸素雰囲気中
で信頼性よく実行できるような構成にする。
【００１７】
【発明の実施の形態】本発明を、ＮＡＮＤ型ＥＥＰＲＯ
Ｍのメモリセルを例にとって説明する。図１において、
（ａ）は、この発明の第一の実施形態に係るＮＡＮＤ型
ＥＥＰＲＯＭの平面図、（ｂ）は（ａ）の１Ｂ−１Ｂ断
面図、（ｃ）は（ａ）の１Ｃ−１Ｃ断面図である。シリ
コン基板１上には、トレンチ素子分離３によって分離さ
れた素子領域４が形成されている。ここでは、トレンチ
素子分離３によってストライプ状にメモリセルの素子領
域４が形成されている。素子領域４において、ソース，
ドレイン拡散層９の間のチャネル領域上にはゲート絶縁
膜５を介在させて浮遊ゲート電極ＦＧとなる導体層６が
形成されている。浮遊ゲート電極ＦＧ（６）上には層間
の絶縁膜７を介在させて制御ゲート電極ＣＧとなる導体
層８が形成されている。この制御ゲート電極ＣＧ（８）
は、ストライプ状の素子領域４と交差する方向に連続し
て形成されている（図１（ｂ）参照）。この例では８本
の制御ゲート電極ＣＧ１〜８それぞれに対応して設けら
れた浮遊ゲートＦＧを有する積層ゲート構造のメモリセ
ルを１つのメモリセルユニットとしている。メモリセル
ユニットの一端は、選択ゲートＳＧ１を介在させてビッ
ト線コンタクトとなるドレインＤにつながり、メモリセ
ルユニットの他端は、選択ゲートＳＧ２を介在させて拡
散ソース線Ｓにつながる（図１（ｃ）参照）。なお、図
１（ｃ）には、層間絶縁膜１０を介してビット線コンタ
クトＤに接続されるビット線ＢＬを図示しているが、図
１（ａ）ではビット線コンタクトＤを示すのみとしてい
る。
Ｍのメモリセルを例にとって説明する。図１において、
（ａ）は、この発明の第一の実施形態に係るＮＡＮＤ型
ＥＥＰＲＯＭの平面図、（ｂ）は（ａ）の１Ｂ−１Ｂ断
面図、（ｃ）は（ａ）の１Ｃ−１Ｃ断面図である。シリ
コン基板１上には、トレンチ素子分離３によって分離さ
れた素子領域４が形成されている。ここでは、トレンチ
素子分離３によってストライプ状にメモリセルの素子領
域４が形成されている。素子領域４において、ソース，
ドレイン拡散層９の間のチャネル領域上にはゲート絶縁
膜５を介在させて浮遊ゲート電極ＦＧとなる導体層６が
形成されている。浮遊ゲート電極ＦＧ（６）上には層間
の絶縁膜７を介在させて制御ゲート電極ＣＧとなる導体
層８が形成されている。この制御ゲート電極ＣＧ（８）
は、ストライプ状の素子領域４と交差する方向に連続し
て形成されている（図１（ｂ）参照）。この例では８本
の制御ゲート電極ＣＧ１〜８それぞれに対応して設けら
れた浮遊ゲートＦＧを有する積層ゲート構造のメモリセ
ルを１つのメモリセルユニットとしている。メモリセル
ユニットの一端は、選択ゲートＳＧ１を介在させてビッ
ト線コンタクトとなるドレインＤにつながり、メモリセ
ルユニットの他端は、選択ゲートＳＧ２を介在させて拡
散ソース線Ｓにつながる（図１（ｃ）参照）。なお、図
１（ｃ）には、層間絶縁膜１０を介してビット線コンタ
クトＤに接続されるビット線ＢＬを図示しているが、図
１（ａ）ではビット線コンタクトＤを示すのみとしてい
る。
【００１８】上記図１（ｂ）を用いて、この発明の第一
の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭが有するメモ
リセルの基本的な構造を説明する。トレンチの形成され
たシリコン基板１上に、トレンチ形成前に形成されたゲ
ート絶縁膜（トンネル絶縁膜またはトンネル酸化膜）
５、その上に、浮遊ゲート電極ＦＧ（６）が積層してお
り、これら積層構造のトレンチ側の側面は、熱酸化によ
り酸化されている（物質Ｘ）。この外側に、第一の埋め
込み材となる物質Ａがある。
の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭが有するメモ
リセルの基本的な構造を説明する。トレンチの形成され
たシリコン基板１上に、トレンチ形成前に形成されたゲ
ート絶縁膜（トンネル絶縁膜またはトンネル酸化膜）
５、その上に、浮遊ゲート電極ＦＧ（６）が積層してお
り、これら積層構造のトレンチ側の側面は、熱酸化によ
り酸化されている（物質Ｘ）。この外側に、第一の埋め
込み材となる物質Ａがある。
【００１９】図２、図３は、図１（ｂ）の点線で囲んだ
部分を拡大して示す断面図である。第二の埋め込み材と
なる物質Ｂは、物質Ａの外側にあり、ゲート絶縁膜（ト
ンネル絶縁膜）５や浮遊ゲート電極６、シリコン基板１
とは、物質Ａを介してのみ対向している。そのため、物
質Ｂ中の不純物がトンネル絶縁膜５に拡散しようとする
ときは、必ず物質Ａ内を通過しなければならない。ここ
で物質Ａに、不純物拡散性が低い物質、たとえば窒化シ
リコンを適用すれば、物質Ｂ中の不純物がトンネル絶縁
膜５等に拡散する効率を低くし、メモリセル特性の劣化
を防ぐことができる。
部分を拡大して示す断面図である。第二の埋め込み材と
なる物質Ｂは、物質Ａの外側にあり、ゲート絶縁膜（ト
ンネル絶縁膜）５や浮遊ゲート電極６、シリコン基板１
とは、物質Ａを介してのみ対向している。そのため、物
質Ｂ中の不純物がトンネル絶縁膜５に拡散しようとする
ときは、必ず物質Ａ内を通過しなければならない。ここ
で物質Ａに、不純物拡散性が低い物質、たとえば窒化シ
リコンを適用すれば、物質Ｂ中の不純物がトンネル絶縁
膜５等に拡散する効率を低くし、メモリセル特性の劣化
を防ぐことができる。
【００２０】また、物質Ａは必ずしも堆積膜である必要
はなく、物質Ｘの一部をオキシナイトライド化したもの
に置き換えることでも、前記と同様の効果が得られる。
これを示す構成が図３である。
はなく、物質Ｘの一部をオキシナイトライド化したもの
に置き換えることでも、前記と同様の効果が得られる。
これを示す構成が図３である。
【００２１】いずれにしても、上記物質Ａと物質Ｂがト
レンチ素子分離の埋め込み材として存在し、上述した相
互の位置関係と、相互の物質の関係を提供することによ
り、メモリセルの特性劣化の要因となる不純物拡散の悪
影響を大幅に減じる。この作用は、後述する浮遊ゲート
あるいは制御ゲート電極の形状が異なる構成でも同様の
効果を発揮するものである。以降、この発明の各実施形
態は、この図１（ａ）の１Ｂ−１Ｂ断面と同様な部分を
有するメモリセル断面構造により説明をしていく。
レンチ素子分離の埋め込み材として存在し、上述した相
互の位置関係と、相互の物質の関係を提供することによ
り、メモリセルの特性劣化の要因となる不純物拡散の悪
影響を大幅に減じる。この作用は、後述する浮遊ゲート
あるいは制御ゲート電極の形状が異なる構成でも同様の
効果を発揮するものである。以降、この発明の各実施形
態は、この図１（ａ）の１Ｂ−１Ｂ断面と同様な部分を
有するメモリセル断面構造により説明をしていく。
【００２２】図４はこの発明の第二の実施形態に係るＮ
ＡＮＤ型ＥＥＰＲＯＭの断面図である。トンネル絶縁膜
付近の構造は、図２と同じであるが、さらに物質Ａは、
トレンチの内壁全体に、直接または熱酸化膜を介して堆
積されている。このため、物質Ｂは、浮遊ゲート電極
６、トンネル絶縁膜５、シリコン基板１のいずれに対し
ても、物質Ａを介してのみ対向している。そのため、物
質Ｂ中の不純物がトンネル絶縁膜５、浮遊ゲート電極６
およびシリコン基板１に拡散しようとするときは、必ず
物質Ａ内を通過しなければならない。
ＡＮＤ型ＥＥＰＲＯＭの断面図である。トンネル絶縁膜
付近の構造は、図２と同じであるが、さらに物質Ａは、
トレンチの内壁全体に、直接または熱酸化膜を介して堆
積されている。このため、物質Ｂは、浮遊ゲート電極
６、トンネル絶縁膜５、シリコン基板１のいずれに対し
ても、物質Ａを介してのみ対向している。そのため、物
質Ｂ中の不純物がトンネル絶縁膜５、浮遊ゲート電極６
およびシリコン基板１に拡散しようとするときは、必ず
物質Ａ内を通過しなければならない。
【００２３】ここで物質Ａに、不純物拡散性が低い物
質、たとえば窒化シリコンあるいはオキシナイトライド
を適用すれば、物質Ｂ中の不純物がトンネル絶縁膜等に
拡散する効率を低くし、メモリセル特性の劣化を防ぐこ
とができる。また、物質Ｂ中の不純物がシリコン基板に
拡散する効率も低くなるので、ジャンクションのリーク
量を減らす効果も期待できる。
質、たとえば窒化シリコンあるいはオキシナイトライド
を適用すれば、物質Ｂ中の不純物がトンネル絶縁膜等に
拡散する効率を低くし、メモリセル特性の劣化を防ぐこ
とができる。また、物質Ｂ中の不純物がシリコン基板に
拡散する効率も低くなるので、ジャンクションのリーク
量を減らす効果も期待できる。
【００２４】次に、図５〜図９を用いて、上記第二の実
施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの製
造方法を工程順に説明する。まず、図５に示すように、
Ｐ型シリコン基板１の表面を酸化し、各種のウェル、チ
ャンネルインプランテーション（チャネル領域の形成）
を行う。次いで上記酸化した膜を除去し、周辺回路のゲ
ート酸化膜およびトンネル絶縁膜５（酸化膜）を形成す
る。次に、浮遊ゲートとなる導体層６例えばポリシリコ
ンを形成し、さらにその上にマスク材となる窒化シリコ
ン膜５１を堆積し、その上にレジストを塗布しパターニ
ングを行う（図示せず）。次に、レジストパターンをマ
スクにして窒化シリコン膜５１、ポリシリコン膜
（６）、酸化膜（５）を順次エッチングし、さらに露出
したシリコン基板１をエッチングし、トレンチを基板に
形成する。次いで、レジストパターンを剥離する。
施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの製
造方法を工程順に説明する。まず、図５に示すように、
Ｐ型シリコン基板１の表面を酸化し、各種のウェル、チ
ャンネルインプランテーション（チャネル領域の形成）
を行う。次いで上記酸化した膜を除去し、周辺回路のゲ
ート酸化膜およびトンネル絶縁膜５（酸化膜）を形成す
る。次に、浮遊ゲートとなる導体層６例えばポリシリコ
ンを形成し、さらにその上にマスク材となる窒化シリコ
ン膜５１を堆積し、その上にレジストを塗布しパターニ
ングを行う（図示せず）。次に、レジストパターンをマ
スクにして窒化シリコン膜５１、ポリシリコン膜
（６）、酸化膜（５）を順次エッチングし、さらに露出
したシリコン基板１をエッチングし、トレンチを基板に
形成する。次いで、レジストパターンを剥離する。
【００２５】次に、図６に示すように、トレンチの内壁
表面を酸化する（物質Ｘ）。次いで、たとえば窒化シリ
コンなどの物質Ａを埋め込みトレンチ内に一様に堆積す
る。次いで、図７に示すように、この物質Ａの上方にた
とえばＴＥＯＳなどの物質Ｂを堆積する。この工程によ
り、トレンチ内は二種類の物質で埋め込まれ、物質Ｂは
トンネル酸化膜（５）には直接接していない。
表面を酸化する（物質Ｘ）。次いで、たとえば窒化シリ
コンなどの物質Ａを埋め込みトレンチ内に一様に堆積す
る。次いで、図７に示すように、この物質Ａの上方にた
とえばＴＥＯＳなどの物質Ｂを堆積する。この工程によ
り、トレンチ内は二種類の物質で埋め込まれ、物質Ｂは
トンネル酸化膜（５）には直接接していない。
【００２６】この物質Ｂを堆積した後、平坦化によりポ
リシリコンを露出させる前に８００℃〜１０００℃程度
の熱工程を所定時間加え、これにより、物質Ｂの焼き鈍
し、いわゆるデンシファイを行う。この際、先の物質Ａ
に、酸化剤が通りにくい耐酸化性の物質、例えば窒化シ
リコンを用いると、この熱工程においてシリコン基板１
の酸化や結晶欠陥を招くことなく、従来の構造では適応
不可能であった酸化雰囲気を適用できる。
リシリコンを露出させる前に８００℃〜１０００℃程度
の熱工程を所定時間加え、これにより、物質Ｂの焼き鈍
し、いわゆるデンシファイを行う。この際、先の物質Ａ
に、酸化剤が通りにくい耐酸化性の物質、例えば窒化シ
リコンを用いると、この熱工程においてシリコン基板１
の酸化や結晶欠陥を招くことなく、従来の構造では適応
不可能であった酸化雰囲気を適用できる。
【００２７】こうして、酸化雰囲気でデンシファイを行
うことにより、埋め込み材の対ウェット処理エッチング
レートが下がり、また埋め込み材のつなぎ目もふさがり
易くなるため、トレンチにおける埋め込み形状が良くな
る。
うことにより、埋め込み材の対ウェット処理エッチング
レートが下がり、また埋め込み材のつなぎ目もふさがり
易くなるため、トレンチにおける埋め込み形状が良くな
る。
【００２８】次に、図８に示すように、ＣＭＰの技術で
用いるポリッシングなどにより、埋め込み絶縁膜を平坦
化し、その後マスク材（窒化シリコン膜５１）を剥離し
て浮遊ゲート（６）を露出させる。その後、埋め込み絶
縁膜のエッチバック、層間の絶縁膜（ＯＮＯ膜）７の形
成、制御ゲートとなる導体層８の形成などを経て、ＮＡ
ＮＤ型ＥＥＰＲＯＭのメモリセルが完成する（図９）。
用いるポリッシングなどにより、埋め込み絶縁膜を平坦
化し、その後マスク材（窒化シリコン膜５１）を剥離し
て浮遊ゲート（６）を露出させる。その後、埋め込み絶
縁膜のエッチバック、層間の絶縁膜（ＯＮＯ膜）７の形
成、制御ゲートとなる導体層８の形成などを経て、ＮＡ
ＮＤ型ＥＥＰＲＯＭのメモリセルが完成する（図９）。
【００２９】ここで、図８までの工程は、ＮＡＮＤ型Ｅ
ＥＰＲＯＭのメモリセルに限定される製造方法ではな
く、ＮＯＲ型ＥＥＰＲＯＭ、ＤＩＮＯＲ型ＥＥＰＲＯ
Ｍ、ＡＮＤ型ＥＥＰＲＯＭのメモリセルやさらにはＭＯ
Ｓ（ＭＩＳ）構造のトランジスタ一般の製造方法といえ
る。すなわち、この発明の構成により、ＭＯＳ（ＭＩ
Ｓ）構造を有する半導体装置において、物質Ｂ中の不純
物が酸化膜（５）等に拡散する効率を低くし、メモリセ
ル特性の劣化を防ぐことができる。また、物質Ｂ中の不
純物がシリコン基板に拡散する効率も低くなるので、ジ
ャンクションのリーク量を減らす効果も期待できる。
ＥＰＲＯＭのメモリセルに限定される製造方法ではな
く、ＮＯＲ型ＥＥＰＲＯＭ、ＤＩＮＯＲ型ＥＥＰＲＯ
Ｍ、ＡＮＤ型ＥＥＰＲＯＭのメモリセルやさらにはＭＯ
Ｓ（ＭＩＳ）構造のトランジスタ一般の製造方法といえ
る。すなわち、この発明の構成により、ＭＯＳ（ＭＩ
Ｓ）構造を有する半導体装置において、物質Ｂ中の不純
物が酸化膜（５）等に拡散する効率を低くし、メモリセ
ル特性の劣化を防ぐことができる。また、物質Ｂ中の不
純物がシリコン基板に拡散する効率も低くなるので、ジ
ャンクションのリーク量を減らす効果も期待できる。
【００３０】あるいは、次のような製造方法も考えられ
る。物質Ａにオキシナイトライドを使用する場合は、図
６の工程まで終了後、トレンチ側面の酸化膜（物質Ｘ）
のオキシナイトライド化を行う。次いで、図１０のよう
に物質Ｂを堆積する。後は、前記の実施例と同じであ
る。
る。物質Ａにオキシナイトライドを使用する場合は、図
６の工程まで終了後、トレンチ側面の酸化膜（物質Ｘ）
のオキシナイトライド化を行う。次いで、図１０のよう
に物質Ｂを堆積する。後は、前記の実施例と同じであ
る。
【００３１】図１１は、この発明の第三の実施形態に係
るＮＡＮＤ型ＥＥＰＲＯＭの断面図である。トンネル絶
縁膜（５）付近の構造は、図２と同じような条件であ
り、物質Ａは、浮遊ゲート電極（６）の側壁全体に、直
接または熱酸化膜（物質Ｘ）を介して堆積されている。
しかし、シリコン基板１と接する大部分には物質Ａは存
在しない。一方、物質Ｂは、浮遊ゲート（６）、トンネ
ル絶縁膜（５）のいずれに対しても、物質Ａを介しての
み対向している。そのため、物質Ｂ中の不純物がトンネ
ル絶縁膜（５）、浮遊ゲート（６）に拡散しようとする
ときは、必ず物質Ａ内を通過しなければならない。ここ
で物質Ａに、不純物拡散性が低い物質、たとえば窒化シ
リコンを適用すれば、物質Ｂの不純物がトンネル絶縁膜
（５）等に拡散する効率を低くし、メモリセル特性の劣
化を防ぐことができる。
るＮＡＮＤ型ＥＥＰＲＯＭの断面図である。トンネル絶
縁膜（５）付近の構造は、図２と同じような条件であ
り、物質Ａは、浮遊ゲート電極（６）の側壁全体に、直
接または熱酸化膜（物質Ｘ）を介して堆積されている。
しかし、シリコン基板１と接する大部分には物質Ａは存
在しない。一方、物質Ｂは、浮遊ゲート（６）、トンネ
ル絶縁膜（５）のいずれに対しても、物質Ａを介しての
み対向している。そのため、物質Ｂ中の不純物がトンネ
ル絶縁膜（５）、浮遊ゲート（６）に拡散しようとする
ときは、必ず物質Ａ内を通過しなければならない。ここ
で物質Ａに、不純物拡散性が低い物質、たとえば窒化シ
リコンを適用すれば、物質Ｂの不純物がトンネル絶縁膜
（５）等に拡散する効率を低くし、メモリセル特性の劣
化を防ぐことができる。
【００３２】次に、図１２〜図１５を用いて、上記第三
の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
の製造方法を工程順に説明する。
の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
の製造方法を工程順に説明する。
【００３３】まず、前記図５、図６の工程順を経る。次
に、内壁表面が酸化されたトレンチに関し、物質Ｂたと
えばＴＥＯＳなどを堆積する。この後、図１２に示すよ
うに、全面エッチングをすることにより、物質Ｂの埋め
込み高さを、トンネル酸化膜（５）の位置より少し下方
側の、シリコン基板１にかかるところまでエッチングに
より調節する。
に、内壁表面が酸化されたトレンチに関し、物質Ｂたと
えばＴＥＯＳなどを堆積する。この後、図１２に示すよ
うに、全面エッチングをすることにより、物質Ｂの埋め
込み高さを、トンネル酸化膜（５）の位置より少し下方
側の、シリコン基板１にかかるところまでエッチングに
より調節する。
【００３４】次に、図１３に示すように、たとえば窒化
シリコンなどの物質Ａを埋め込みトレンチ内に一様に堆
積する。そして、全面エッチングバックによる側壁残し
エッチングを行い、浮遊ゲート（６）及びトンネル絶縁
膜（５）の側壁部に物質Ａが残る構造にする。この後
に、再び物質Ｂを全面に堆積する。
シリコンなどの物質Ａを埋め込みトレンチ内に一様に堆
積する。そして、全面エッチングバックによる側壁残し
エッチングを行い、浮遊ゲート（６）及びトンネル絶縁
膜（５）の側壁部に物質Ａが残る構造にする。この後
に、再び物質Ｂを全面に堆積する。
【００３５】次に、図１４に示すようにポリッシングな
どにより埋め込み絶縁膜を平坦化し、その後マスク材を
剥離して浮遊ゲート（６）を露出させる。その後、埋め
込み絶縁膜のエッチバック、ＯＮＯ膜形成、制御ゲート
堆積などを経て、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
が完成する。（図１５） なお、ここでも図１４までの工程は、ＮＡＮＤ型ＥＥＰ
ＲＯＭのメモリセルに限定される製造方法ではなく、ト
ランジスタ一般の製造方法といえる。すなわち、この発
明の構成により、物質Ｂ中の不純物が酸化膜（５）等に
拡散する効率を低くし、トランジスタ特性の劣化を防ぐ
ことができる。また、物質Ｂ中の不純物がチャネル付近
のシリコン基板に拡散する効率は、従来に比べ低くなる
ので、ジャンクションのリーク量を減らす効果も期待で
きる。
どにより埋め込み絶縁膜を平坦化し、その後マスク材を
剥離して浮遊ゲート（６）を露出させる。その後、埋め
込み絶縁膜のエッチバック、ＯＮＯ膜形成、制御ゲート
堆積などを経て、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
が完成する。（図１５） なお、ここでも図１４までの工程は、ＮＡＮＤ型ＥＥＰ
ＲＯＭのメモリセルに限定される製造方法ではなく、ト
ランジスタ一般の製造方法といえる。すなわち、この発
明の構成により、物質Ｂ中の不純物が酸化膜（５）等に
拡散する効率を低くし、トランジスタ特性の劣化を防ぐ
ことができる。また、物質Ｂ中の不純物がチャネル付近
のシリコン基板に拡散する効率は、従来に比べ低くなる
ので、ジャンクションのリーク量を減らす効果も期待で
きる。
【００３６】図１６は、この発明の第四の実施形態に係
るＮＡＮＤ型ＥＥＰＲＯＭの断面図である。ここではト
レンチ内の埋め込み材である絶縁膜が、トンネル絶縁膜
（５）及び浮遊ゲート（６）にかからない下方と、トン
ネル絶縁膜（５）及び浮遊ゲート（６）に接する上方と
で物質の種類が異なっている。この場合は、下方部にあ
る物質が物質Ｂ、上方部にある物質が物質Ａに対応す
る。この構造では、第二、第三の実施形態例と同様に、
物質Ｂ中の不純物がトンネル絶縁膜（５）、浮遊ゲート
（６）に拡散しょうとするときは、必ず物質Ａ内を通過
しなければならない。ここで物質Ａに、不純物拡散性が
低い物質、たとえば窒化シリコンを適用すれば、物質中
の不純物がトンネル絶縁膜（５）等に拡散する効率を低
くし、メモリセル特性の劣化を防ぐことができる。さら
に、物質Ｂ中の不純物がチャネル付近のシリコン基板
（１）に拡散する効率は、従来に比べ低くなるため、ジ
ャンクションのリーク量を減らす効果も期待できる。
るＮＡＮＤ型ＥＥＰＲＯＭの断面図である。ここではト
レンチ内の埋め込み材である絶縁膜が、トンネル絶縁膜
（５）及び浮遊ゲート（６）にかからない下方と、トン
ネル絶縁膜（５）及び浮遊ゲート（６）に接する上方と
で物質の種類が異なっている。この場合は、下方部にあ
る物質が物質Ｂ、上方部にある物質が物質Ａに対応す
る。この構造では、第二、第三の実施形態例と同様に、
物質Ｂ中の不純物がトンネル絶縁膜（５）、浮遊ゲート
（６）に拡散しょうとするときは、必ず物質Ａ内を通過
しなければならない。ここで物質Ａに、不純物拡散性が
低い物質、たとえば窒化シリコンを適用すれば、物質中
の不純物がトンネル絶縁膜（５）等に拡散する効率を低
くし、メモリセル特性の劣化を防ぐことができる。さら
に、物質Ｂ中の不純物がチャネル付近のシリコン基板
（１）に拡散する効率は、従来に比べ低くなるため、ジ
ャンクションのリーク量を減らす効果も期待できる。
【００３７】次に、図１７を用いて、上記第四の実施形
態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの製造方
法を工程順に説明する。
態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの製造方
法を工程順に説明する。
【００３８】まず、前記図５、図６の工程順を経る。次
に、内壁表面が酸化されたトレンチに関し、物質Ｂたと
えばＴＥＯＳなどを堆積する。この後、図１２に示すよ
うに、全面エッチングをすることにより、物質Ｂの埋め
込み高さを、トンネル酸化膜（５）の位置より少し下方
側の、シリコン基板１にかかるところまでエッチングに
より調節する。
に、内壁表面が酸化されたトレンチに関し、物質Ｂたと
えばＴＥＯＳなどを堆積する。この後、図１２に示すよ
うに、全面エッチングをすることにより、物質Ｂの埋め
込み高さを、トンネル酸化膜（５）の位置より少し下方
側の、シリコン基板１にかかるところまでエッチングに
より調節する。
【００３９】その後、たとえば窒化シリコンなどの物質
Ａを埋め込みトレンチ内に一様に堆積する。次に、図１
７に示すように、この物質Ａをポリッシングにより平坦
化し、浮遊ゲート（６）を露出させる。これにより、平
坦化が終了する。ここまでの工程は、ＮＡＮＤ型ＥＥＰ
ＲＯＭのメモリセルに限定される製造方法ではなく、ト
ランジスタ一般の製造方法といえる。すなわち、この発
明の構成により、物質Ｂ中の不純物が酸化膜（５）等に
拡散する効率を低くし、トランジスタ特性の劣化を防
ぎ、また、ジャンクションのリーク量を減らす。
Ａを埋め込みトレンチ内に一様に堆積する。次に、図１
７に示すように、この物質Ａをポリッシングにより平坦
化し、浮遊ゲート（６）を露出させる。これにより、平
坦化が終了する。ここまでの工程は、ＮＡＮＤ型ＥＥＰ
ＲＯＭのメモリセルに限定される製造方法ではなく、ト
ランジスタ一般の製造方法といえる。すなわち、この発
明の構成により、物質Ｂ中の不純物が酸化膜（５）等に
拡散する効率を低くし、トランジスタ特性の劣化を防
ぎ、また、ジャンクションのリーク量を減らす。
【００４０】図１８は、この発明の第五の実施形態に係
るＮＡＮＤ型ＥＥＰＲＯＭの断面図である。トンネル絶
縁膜（５）付近の構造は図２と同様であるが、この例で
は、浮遊ゲート（６）側面部を覆っていたシリコン窒化
膜とシリコン酸化膜が除去されており、この部分を浮遊
ゲート・制御ゲート間のキャパシタンスとして使用す
る。このため、カップリング比を大きくしてメモリセル
としての電気的特性を改善することができる。
るＮＡＮＤ型ＥＥＰＲＯＭの断面図である。トンネル絶
縁膜（５）付近の構造は図２と同様であるが、この例で
は、浮遊ゲート（６）側面部を覆っていたシリコン窒化
膜とシリコン酸化膜が除去されており、この部分を浮遊
ゲート・制御ゲート間のキャパシタンスとして使用す
る。このため、カップリング比を大きくしてメモリセル
としての電気的特性を改善することができる。
【００４１】次に、図１９〜図２４を用いて、上記第五
の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
の製造方法を工程順に説明する。まず、図１９に示すよ
うに、シリコン基板１上に酸化膜５を形成し、次いで浮
遊ゲートとなる導体層６例えばポリシリコン膜を形成
し、さらにその上にマスク材となる窒化シリコン膜５１
を堆積する。
の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
の製造方法を工程順に説明する。まず、図１９に示すよ
うに、シリコン基板１上に酸化膜５を形成し、次いで浮
遊ゲートとなる導体層６例えばポリシリコン膜を形成
し、さらにその上にマスク材となる窒化シリコン膜５１
を堆積する。
【００４２】次に、図２０に示すように、窒化シリコン
膜５１上にレジストを塗布しパターニングを行う（図示
せず）。次に、レジストパターンをマスクにして窒化シ
リコン膜５１、ポリシリコン膜（６）、酸化膜（５）を
順次エッチングし、さらに露出したシリコン基板１をエ
ッチングし、トレンチを基板に形成する。次いで、レジ
ストパターンを剥離する。
膜５１上にレジストを塗布しパターニングを行う（図示
せず）。次に、レジストパターンをマスクにして窒化シ
リコン膜５１、ポリシリコン膜（６）、酸化膜（５）を
順次エッチングし、さらに露出したシリコン基板１をエ
ッチングし、トレンチを基板に形成する。次いで、レジ
ストパターンを剥離する。
【００４３】次に、図２１に示すように、熱酸化を行
い、トレンチの内壁表面を酸化し、シリコン酸化膜を形
成する（物質Ｘ）。次いで、図２２に示すように、トレ
ンチ内壁を覆うシリコン窒化膜を堆積する（物質Ａ）。
その後、例えばＴＥＯＳ膜等の埋め込み材（物質Ｂ）で
トレンチを埋め込み、その後、例えば埋め込み材をポリ
ッシングすることにより、図２３に示されるように平坦
化する。
い、トレンチの内壁表面を酸化し、シリコン酸化膜を形
成する（物質Ｘ）。次いで、図２２に示すように、トレ
ンチ内壁を覆うシリコン窒化膜を堆積する（物質Ａ）。
その後、例えばＴＥＯＳ膜等の埋め込み材（物質Ｂ）で
トレンチを埋め込み、その後、例えば埋め込み材をポリ
ッシングすることにより、図２３に示されるように平坦
化する。
【００４４】次いで、図２４に示すように、シリコン窒
化膜５１を除去する。その際、多少オーバーエッチング
することでマスク材となっているシリコン窒化膜５１は
完全に除去され、トレンチ内壁及びゲート側面部を覆う
シリコン窒化膜（物質Ａ）も後退する。次いで、浮遊ゲ
ートとなるポリシリコン膜（６）の側面部に残るシリコ
ン酸化膜（物質Ｘ，Ｂ）を除去するため、例えば、希フ
ッ酸による処理を行う。このようにして、ポリシリコン
層側面部分の一部の表面からシリコン酸化膜を除去す
る。
化膜５１を除去する。その際、多少オーバーエッチング
することでマスク材となっているシリコン窒化膜５１は
完全に除去され、トレンチ内壁及びゲート側面部を覆う
シリコン窒化膜（物質Ａ）も後退する。次いで、浮遊ゲ
ートとなるポリシリコン膜（６）の側面部に残るシリコ
ン酸化膜（物質Ｘ，Ｂ）を除去するため、例えば、希フ
ッ酸による処理を行う。このようにして、ポリシリコン
層側面部分の一部の表面からシリコン酸化膜を除去す
る。
【００４５】その後、層間の絶縁膜（ＯＮＯ膜）７の形
成、制御ゲートとなる第２導体層８、例えばポリシリコ
ン層形成等を行い、図１８に示されるような不揮発性半
導体記憶装置のメモリセルが完成する。なお、この例で
は、図２３からシリコン窒化膜の除去を行ったが、この
工程の前にトレンチ埋め込み材のエッチバックを行って
もよい。
成、制御ゲートとなる第２導体層８、例えばポリシリコ
ン層形成等を行い、図１８に示されるような不揮発性半
導体記憶装置のメモリセルが完成する。なお、この例で
は、図２３からシリコン窒化膜の除去を行ったが、この
工程の前にトレンチ埋め込み材のエッチバックを行って
もよい。
【００４６】図２５は、この発明の第六の実施形態に係
るＮＡＮＤ型ＥＥＰＲＯＭの断面図である。ここでのＮ
ＡＮＤ型ＥＥＰＲＯＭも前記図１８と同様な工程により
製造される。ただし、図２３に示すようにトレンチ埋め
込み材を平坦化した後に、図２６に示すように、トレン
チ埋め込み材のエッチバックを行っている。さらにその
後、シリコン窒化膜のエッチングを行うが、この例で
は、このときのシリコン窒化膜のエッチング量を増やし
て、ゲート絶縁膜及びゲート電極に接する部分よりもト
レンチ内壁を覆うシリコン窒化膜をさらに後退させてい
る。
るＮＡＮＤ型ＥＥＰＲＯＭの断面図である。ここでのＮ
ＡＮＤ型ＥＥＰＲＯＭも前記図１８と同様な工程により
製造される。ただし、図２３に示すようにトレンチ埋め
込み材を平坦化した後に、図２６に示すように、トレン
チ埋め込み材のエッチバックを行っている。さらにその
後、シリコン窒化膜のエッチングを行うが、この例で
は、このときのシリコン窒化膜のエッチング量を増やし
て、ゲート絶縁膜及びゲート電極に接する部分よりもト
レンチ内壁を覆うシリコン窒化膜をさらに後退させてい
る。
【００４７】その後、ポリシリコン膜（６）側面部にお
けるシリコン酸化膜（物質Ｘ，Ｂ）の除去、層間の絶縁
膜（ＯＮＯ膜）７の形成、制御ゲートとなる第２導体層
８、例えばポリシリコン層形成等を行い、図２５に示さ
れるような不揮発性半導体記憶装置のメモリセルが完成
する。
けるシリコン酸化膜（物質Ｘ，Ｂ）の除去、層間の絶縁
膜（ＯＮＯ膜）７の形成、制御ゲートとなる第２導体層
８、例えばポリシリコン層形成等を行い、図２５に示さ
れるような不揮発性半導体記憶装置のメモリセルが完成
する。
【００４８】上記図１８の構成に関し、浮遊ゲート
（６）及びその下の酸化膜（５）は、物質Ｂ（ＴＥＯＳ
膜等の埋め込み材）との間に、物質Ａ（シリコン窒化
膜）とそれに続く、制御ゲート（８）の層間の絶縁膜
（ＯＮＯ膜）７が存在するから、物質Ｂ中の不純物が酸
化膜（５）等に拡散する効率を低くし、メモリセル特性
の劣化を防ぐことができる。
（６）及びその下の酸化膜（５）は、物質Ｂ（ＴＥＯＳ
膜等の埋め込み材）との間に、物質Ａ（シリコン窒化
膜）とそれに続く、制御ゲート（８）の層間の絶縁膜
（ＯＮＯ膜）７が存在するから、物質Ｂ中の不純物が酸
化膜（５）等に拡散する効率を低くし、メモリセル特性
の劣化を防ぐことができる。
【００４９】上記図２５の構成に関し、浮遊ゲート
（６）及びその下の酸化膜（５）は、物質Ｂ（ＴＥＯＳ
膜等の埋め込み材）との間に、制御ゲート（８）の層間
の絶縁膜（ＯＮＯ膜）７が存在するから、物質Ｂ中の不
純物が酸化膜（５）等に拡散する効率を低くし、メモリ
セル特性の劣化を防ぐことができる。
（６）及びその下の酸化膜（５）は、物質Ｂ（ＴＥＯＳ
膜等の埋め込み材）との間に、制御ゲート（８）の層間
の絶縁膜（ＯＮＯ膜）７が存在するから、物質Ｂ中の不
純物が酸化膜（５）等に拡散する効率を低くし、メモリ
セル特性の劣化を防ぐことができる。
【００５０】そして、上記図１８、図２５いずれの構成
も、シリコン基板（１）と物質Ｂ（ＴＥＯＳ膜等の埋め
込み材）との間に物質Ａ（シリコン窒化膜）が存在す
る。よって、物質Ｂ中の不純物がシリコン基板（１）に
拡散する効率も低くなるので、ジャンクションのリーク
量を減らす効果が期待できる。
も、シリコン基板（１）と物質Ｂ（ＴＥＯＳ膜等の埋め
込み材）との間に物質Ａ（シリコン窒化膜）が存在す
る。よって、物質Ｂ中の不純物がシリコン基板（１）に
拡散する効率も低くなるので、ジャンクションのリーク
量を減らす効果が期待できる。
【００５１】また、物質Ｂを堆積した後、平坦化により
ポリシリコンを露出させる前に熱工程を加えるデンシフ
ァイ処理を酸化雰囲気で実施できる。すなわち、先の物
質Ａに、酸化材が通りにくい物質、例えば窒化シリコン
を用いると、このデンシファイ処理における熱工程にお
いて、従来の構造では適応不可能であった酸化雰囲気を
適用できる。こうして第二の実施形態でも述べたよう
に、酸化雰囲気での熱工程を採用することにより、埋め
込み材の対ウェット処理エッチングレートが下がり、ま
た埋め込み材のつなぎ目もふさがり易くなるため、トレ
ンチにおける埋め込み形状が良くなる。
ポリシリコンを露出させる前に熱工程を加えるデンシフ
ァイ処理を酸化雰囲気で実施できる。すなわち、先の物
質Ａに、酸化材が通りにくい物質、例えば窒化シリコン
を用いると、このデンシファイ処理における熱工程にお
いて、従来の構造では適応不可能であった酸化雰囲気を
適用できる。こうして第二の実施形態でも述べたよう
に、酸化雰囲気での熱工程を採用することにより、埋め
込み材の対ウェット処理エッチングレートが下がり、ま
た埋め込み材のつなぎ目もふさがり易くなるため、トレ
ンチにおける埋め込み形状が良くなる。
【００５２】図２７は、この発明の第七の実施形態に係
るＮＡＮＤ型ＥＥＰＲＯＭの断面図である。トンネル絶
縁膜（５）付近の構造は図２と同様である。この図２７
の構成を前記図４と比較すると、浮遊ゲート（６）の形
状が異なり、浮遊ゲート・制御ゲート間のキャパシタン
スが高められていることがわかる。このため、カップリ
ング比を大きくしてメモリセルとしての電気的特性を改
善することができる。
るＮＡＮＤ型ＥＥＰＲＯＭの断面図である。トンネル絶
縁膜（５）付近の構造は図２と同様である。この図２７
の構成を前記図４と比較すると、浮遊ゲート（６）の形
状が異なり、浮遊ゲート・制御ゲート間のキャパシタン
スが高められていることがわかる。このため、カップリ
ング比を大きくしてメモリセルとしての電気的特性を改
善することができる。
【００５３】次に、図２８〜図３２を用いて、上記第七
の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
の製造方法を工程順に説明する。まず、図２８に示すよ
うに、シリコン基板１上に酸化膜５を形成し、次いで浮
遊ゲートの一部となる導体層６ａ例えばポリシリコン膜
を形成し、さらにその上にマスク材となる窒化シリコン
膜５１を堆積し、窒化シリコン膜５１上にレジストを塗
布しパターニングを行う（図示せず）。次に、レジスト
パターンをマスクにして窒化シリコン膜５１、ポリシリ
コン膜（６ａ）、酸化膜（５）を順次エッチングし、さ
らに露出したシリコン基板１をエッチングし、トレンチ
を基板に形成する。次いで、レジストパターンを剥離す
る。
の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
の製造方法を工程順に説明する。まず、図２８に示すよ
うに、シリコン基板１上に酸化膜５を形成し、次いで浮
遊ゲートの一部となる導体層６ａ例えばポリシリコン膜
を形成し、さらにその上にマスク材となる窒化シリコン
膜５１を堆積し、窒化シリコン膜５１上にレジストを塗
布しパターニングを行う（図示せず）。次に、レジスト
パターンをマスクにして窒化シリコン膜５１、ポリシリ
コン膜（６ａ）、酸化膜（５）を順次エッチングし、さ
らに露出したシリコン基板１をエッチングし、トレンチ
を基板に形成する。次いで、レジストパターンを剥離す
る。
【００５４】次に、図２９に示すように、熱酸化を行
い、トレンチの内壁表面を酸化し、シリコン酸化膜を形
成する（物質Ｘ）。次いで、トレンチ内壁を覆うシリコ
ン窒化膜を堆積する（物質Ａ）。その後、例えばＴＥＯ
Ｓ膜等の埋め込み材（物質Ｂ）でトレンチを埋め込み、
その後、窒化シリコン膜５１が完全に除去されるまで埋
め込み材をポリッシングすることにより平坦化する。
い、トレンチの内壁表面を酸化し、シリコン酸化膜を形
成する（物質Ｘ）。次いで、トレンチ内壁を覆うシリコ
ン窒化膜を堆積する（物質Ａ）。その後、例えばＴＥＯ
Ｓ膜等の埋め込み材（物質Ｂ）でトレンチを埋め込み、
その後、窒化シリコン膜５１が完全に除去されるまで埋
め込み材をポリッシングすることにより平坦化する。
【００５５】次いで、図３０に示すように、前記平坦化
した部分に再び浮遊ゲートの残りの一部となる導体層６
ｂ例えばポリシリコン膜を形成し、先に作ったポリシリ
コン膜（６ａ）上に６ｂが積み増しされる。
した部分に再び浮遊ゲートの残りの一部となる導体層６
ｂ例えばポリシリコン膜を形成し、先に作ったポリシリ
コン膜（６ａ）上に６ｂが積み増しされる。
【００５６】次に、図３１に示すように、素子分離上で
スリットを形成するためのマスク材となる窒化シリコン
膜５２をパターニングし、浮遊ゲート６のスリットを形
成する。
スリットを形成するためのマスク材となる窒化シリコン
膜５２をパターニングし、浮遊ゲート６のスリットを形
成する。
【００５７】その後、図３２に示すように、窒化シリコ
ン膜５２を除去した後、層間の絶縁膜（ＯＮＯ膜）７を
形成する。次いで制御ゲートとなる第２導体層８、例え
ばポリシリコン層の形成等を行い、図２７に示されるよ
うな不揮発性半導体記憶装置のメモリセルが完成する。
ン膜５２を除去した後、層間の絶縁膜（ＯＮＯ膜）７を
形成する。次いで制御ゲートとなる第２導体層８、例え
ばポリシリコン層の形成等を行い、図２７に示されるよ
うな不揮発性半導体記憶装置のメモリセルが完成する。
【００５８】上記構成によれば、上述の第２の実施形態
と同様な効果が期待できる。すなわち、物質Ｂ中の不純
物が酸化膜（５）等に拡散する効率を低くし、メモリセ
ル特性の劣化を防ぐことができる。また、物質Ｂ中の不
純物がシリコン基板（１）に拡散する効率も低くなるの
で、ジャンクションのリーク量を減らす効果が期待でき
る。また、物質Ｂを堆積した後、平坦化によりポリシリ
コンを露出させる前の熱処理（デンシファイ）工程にお
いて、酸化雰囲気を適用して埋め込み形状を良くするこ
ともできる。
と同様な効果が期待できる。すなわち、物質Ｂ中の不純
物が酸化膜（５）等に拡散する効率を低くし、メモリセ
ル特性の劣化を防ぐことができる。また、物質Ｂ中の不
純物がシリコン基板（１）に拡散する効率も低くなるの
で、ジャンクションのリーク量を減らす効果が期待でき
る。また、物質Ｂを堆積した後、平坦化によりポリシリ
コンを露出させる前の熱処理（デンシファイ）工程にお
いて、酸化雰囲気を適用して埋め込み形状を良くするこ
ともできる。
【００５９】図３３は、この発明の第八の実施形態に係
るＮＡＮＤ型ＥＥＰＲＯＭの断面図である。前記図２７
と同様な積み増し浮遊ゲートの構造を有する。トンネル
絶縁膜（５）付近の構造は、図２と同じような条件であ
り、物質Ａは、浮遊ゲート電極（６）の側壁全体に、直
接または熱酸化膜（物質Ｘ）を介して堆積されている。
しかし、シリコン基板１と接する部分には物質Ａは存在
しない。一方物質Ｂは、浮遊ゲート（６）、トンネル絶
縁膜（５）のいずれに対しても、物質Ａを介してのみ対
向している。そのため、物質Ｂ中の不純物がトンネル絶
縁膜（５）、浮遊ゲート（６）に拡散しようとするとき
は、必ず物質Ａ内を通過しなければならない。ここで物
質Ａに、不純物拡散性が低い物質、たとえば窒化シリコ
ンを適用すれば、物質Ｂの不純物がトンネル絶縁膜
（５）等に拡散する効率を低くし、メモリセル特性の劣
化を防ぐことができる。さらに、物質Ｂ中の不純物がチ
ャネル付近のシリコン基板（１）に拡散する効率は、従
来に比べ低くなる。よって、ジャンクションのリーク量
を減らす効果も期待できる。
るＮＡＮＤ型ＥＥＰＲＯＭの断面図である。前記図２７
と同様な積み増し浮遊ゲートの構造を有する。トンネル
絶縁膜（５）付近の構造は、図２と同じような条件であ
り、物質Ａは、浮遊ゲート電極（６）の側壁全体に、直
接または熱酸化膜（物質Ｘ）を介して堆積されている。
しかし、シリコン基板１と接する部分には物質Ａは存在
しない。一方物質Ｂは、浮遊ゲート（６）、トンネル絶
縁膜（５）のいずれに対しても、物質Ａを介してのみ対
向している。そのため、物質Ｂ中の不純物がトンネル絶
縁膜（５）、浮遊ゲート（６）に拡散しようとするとき
は、必ず物質Ａ内を通過しなければならない。ここで物
質Ａに、不純物拡散性が低い物質、たとえば窒化シリコ
ンを適用すれば、物質Ｂの不純物がトンネル絶縁膜
（５）等に拡散する効率を低くし、メモリセル特性の劣
化を防ぐことができる。さらに、物質Ｂ中の不純物がチ
ャネル付近のシリコン基板（１）に拡散する効率は、従
来に比べ低くなる。よって、ジャンクションのリーク量
を減らす効果も期待できる。
【００６０】次に、図３４〜図３８を用いて、上記第八
の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
の製造方法を工程順に説明する。まず、図３４に示すよ
うに、シリコン基板１上に酸化膜５を形成し、次いで浮
遊ゲートの一部となる導体層６ａ例えばポリシリコン膜
を形成し、さらにその上にマスク材となる窒化シリコン
膜５１を堆積し、窒化シリコン膜５１上にレジストを塗
布しパターニングを行う（図示せず）。次に、レジスト
パターンをマスクにして窒化シリコン膜５１、ポリシリ
コン膜（６ａ）、酸化膜（５）を順次エッチングし、さ
らに露出したシリコン基板１をエッチングし、トレンチ
を基板に形成する。次いで、レジストパターンを剥離す
る。次に、熱酸化を行い、トレンチの内壁表面を酸化
し、シリコン酸化膜を形成する（物質Ｘ）。次いで、物
質ＢたとえばＴＥＯＳなどを堆積する。この後、全面エ
ッチングをすることにより、物質Ｂの埋め込み高さを、
トンネル酸化膜（５）の位置より少し下方側の、シリコ
ン基板１にかかるところまでエッチングにより調節す
る。
の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
の製造方法を工程順に説明する。まず、図３４に示すよ
うに、シリコン基板１上に酸化膜５を形成し、次いで浮
遊ゲートの一部となる導体層６ａ例えばポリシリコン膜
を形成し、さらにその上にマスク材となる窒化シリコン
膜５１を堆積し、窒化シリコン膜５１上にレジストを塗
布しパターニングを行う（図示せず）。次に、レジスト
パターンをマスクにして窒化シリコン膜５１、ポリシリ
コン膜（６ａ）、酸化膜（５）を順次エッチングし、さ
らに露出したシリコン基板１をエッチングし、トレンチ
を基板に形成する。次いで、レジストパターンを剥離す
る。次に、熱酸化を行い、トレンチの内壁表面を酸化
し、シリコン酸化膜を形成する（物質Ｘ）。次いで、物
質ＢたとえばＴＥＯＳなどを堆積する。この後、全面エ
ッチングをすることにより、物質Ｂの埋め込み高さを、
トンネル酸化膜（５）の位置より少し下方側の、シリコ
ン基板１にかかるところまでエッチングにより調節す
る。
【００６１】次に、図３５に示すように、たとえば窒化
シリコンなどの物質Ａを埋め込みトレンチ内に一様に堆
積する。そして、全面エッチングバックによる側壁残し
エッチングを行い、ポリシリコン膜（６ａ）及びトンネ
ル絶縁膜（５）の側壁部に物質Ａが残る構造にする。こ
の後に、再び物質Ｂを全面に堆積する。次に、ポリッシ
ングなどによりマスク材としての窒化シリコン膜５１が
完全に除去されるまで、埋め込み絶縁膜を平坦化し、浮
遊ゲート（６ａ）を露出させる。
シリコンなどの物質Ａを埋め込みトレンチ内に一様に堆
積する。そして、全面エッチングバックによる側壁残し
エッチングを行い、ポリシリコン膜（６ａ）及びトンネ
ル絶縁膜（５）の側壁部に物質Ａが残る構造にする。こ
の後に、再び物質Ｂを全面に堆積する。次に、ポリッシ
ングなどによりマスク材としての窒化シリコン膜５１が
完全に除去されるまで、埋め込み絶縁膜を平坦化し、浮
遊ゲート（６ａ）を露出させる。
【００６２】次いで、図３６に示すように、前記平坦化
した部分に再び浮遊ゲートの残りの一部となる導体層６
ｂ例えばポリシリコン膜を形成し、先に作ったポリシリ
コン膜（６ａ）上に６ｂが積み増しされる。
した部分に再び浮遊ゲートの残りの一部となる導体層６
ｂ例えばポリシリコン膜を形成し、先に作ったポリシリ
コン膜（６ａ）上に６ｂが積み増しされる。
【００６３】次に、図３７に示すように、素子分離上で
スリットを形成するためのマスク材となる窒化シリコン
膜５２をパターニングし、浮遊ゲート（６）のスリット
を形成する。その後、図３２に示すように、窒化シリコ
ン膜５２を除去した後、層間の絶縁膜（ＯＮＯ膜）７を
形成する。次いで制御ゲートとなる第２導体層８、例え
ばポリシリコン層の形成等を行い、図３３に示されるよ
うな不揮発性半導体記憶装置のメモリセルが完成する。
スリットを形成するためのマスク材となる窒化シリコン
膜５２をパターニングし、浮遊ゲート（６）のスリット
を形成する。その後、図３２に示すように、窒化シリコ
ン膜５２を除去した後、層間の絶縁膜（ＯＮＯ膜）７を
形成する。次いで制御ゲートとなる第２導体層８、例え
ばポリシリコン層の形成等を行い、図３３に示されるよ
うな不揮発性半導体記憶装置のメモリセルが完成する。
【００６４】上記構成によれば、前記第三の実施形態と
同様な効果が得られる。すなわち、ＴＥＯＳ等の物質Ｂ
は、浮遊ゲート、トンネル絶縁膜のいずれに対しても、
シリコン窒化膜等の緻密な膜質の物質Ａを介してのみ対
向している。そのため、物質Ｂの不純物がトンネル絶縁
膜等に拡散する効率を低くし、メモリセル特性の劣化を
防ぐことができる。
同様な効果が得られる。すなわち、ＴＥＯＳ等の物質Ｂ
は、浮遊ゲート、トンネル絶縁膜のいずれに対しても、
シリコン窒化膜等の緻密な膜質の物質Ａを介してのみ対
向している。そのため、物質Ｂの不純物がトンネル絶縁
膜等に拡散する効率を低くし、メモリセル特性の劣化を
防ぐことができる。
【００６５】
【発明の効果】以上説明したように、この発明によれ
ば、トレンチ素子分離においてトレンチ内に埋め込まれ
る絶縁物質を複数にし、不純物のバリア性が高い物質と
そうでない物質を組み合わせることによって、ゲート絶
縁膜、ゲート電極、および基板への不純物の拡散を減少
させる。また、耐酸化性材料によりトレンチ内壁面が保
護される一部の構成は、シリコン基板の過剰な酸化を防
ぐ構成となることから、上述の効果に加えて、埋め込み
材のエッチングレートを下げると共に、つなぎ目の形状
を良くする酸素雰囲気中での熱工程（埋め込み材のデン
シファイ）を信頼性よく達成することができる。この結
果、高信頼性の半導体装置及びその製造方法が提供でき
る。
ば、トレンチ素子分離においてトレンチ内に埋め込まれ
る絶縁物質を複数にし、不純物のバリア性が高い物質と
そうでない物質を組み合わせることによって、ゲート絶
縁膜、ゲート電極、および基板への不純物の拡散を減少
させる。また、耐酸化性材料によりトレンチ内壁面が保
護される一部の構成は、シリコン基板の過剰な酸化を防
ぐ構成となることから、上述の効果に加えて、埋め込み
材のエッチングレートを下げると共に、つなぎ目の形状
を良くする酸素雰囲気中での熱工程（埋め込み材のデン
シファイ）を信頼性よく達成することができる。この結
果、高信頼性の半導体装置及びその製造方法が提供でき
る。
【図１】（ａ）は、この発明の第一の実施形態に係るＮ
ＡＮＤ型ＥＥＰＲＯＭの平面図、（ｂ）は（ａ）の１Ｂ
−１Ｂ断面図、（ｃ）は（ａ）の１Ｃ−１Ｃ断面図。
ＡＮＤ型ＥＥＰＲＯＭの平面図、（ｂ）は（ａ）の１Ｂ
−１Ｂ断面図、（ｃ）は（ａ）の１Ｃ−１Ｃ断面図。
【図２】図１（ｂ）の点線で囲んだ部分を拡大して示す
断面図。
断面図。
【図３】図１（ｂ）の点線で囲んだ部分を拡大して示す
断面図であり、図２の応用例を示す。
断面図であり、図２の応用例を示す。
【図４】この発明の第二の実施形態に係るＮＡＮＤ型Ｅ
ＥＰＲＯＭの断面図。
ＥＰＲＯＭの断面図。
【図５】図４の構成の製造方法の工程途中を示す第１の
断面図。
断面図。
【図６】図４の構成の製造方法の工程途中を示す第２の
断面図。
断面図。
【図７】図４の構成の製造方法の工程途中を示す第３の
断面図。
断面図。
【図８】図４の構成の製造方法の工程途中を示す第４の
断面図。
断面図。
【図９】図４の構成の製造方法の工程途中を示す第５の
断面図。
断面図。
【図１０】図４の構成の応用例を示しており、その製造
方法の工程途中を示す断面図。
方法の工程途中を示す断面図。
【図１１】この発明の第三の実施形態に係るＮＡＮＤ型
ＥＥＰＲＯＭの断面図。
ＥＥＰＲＯＭの断面図。
【図１２】図１１の構成の製造方法の工程途中を示す第
１の断面図。
１の断面図。
【図１３】図１１の構成の製造方法の工程途中を示す第
２の断面図。
２の断面図。
【図１４】図１１の構成の製造方法の工程途中を示す第
３の断面図。
３の断面図。
【図１５】図１１の構成の製造方法の工程途中を示す第
４の断面図。
４の断面図。
【図１６】この発明の第四の実施形態に係るＮＡＮＤ型
ＥＥＰＲＯＭの断面図。
ＥＥＰＲＯＭの断面図。
【図１７】図１６の構成の製造方法の工程途中を示す断
面図。
面図。
【図１８】この発明の第五の実施形態に係るＮＡＮＤ型
ＥＥＰＲＯＭの断面図。
ＥＥＰＲＯＭの断面図。
【図１９】図１８の構成の製造方法の工程途中を示す第
１の断面図。
１の断面図。
【図２０】図１８の構成の製造方法の工程途中を示す第
２の断面図。
２の断面図。
【図２１】図１８の構成の製造方法の工程途中を示す第
３の断面図。
３の断面図。
【図２２】図１８の構成の製造方法の工程途中を示す第
４の断面図。
４の断面図。
【図２３】図１８の構成の製造方法の工程途中を示す第
５の断面図。
５の断面図。
【図２４】図１８の構成の製造方法の工程途中を示す第
６の断面図。
６の断面図。
【図２５】この発明の第六の実施形態に係るＮＡＮＤ型
ＥＥＰＲＯＭの断面図。
ＥＥＰＲＯＭの断面図。
【図２６】図２５の構成の製造方法の工程途中を示す断
面図。
面図。
【図２７】この発明の第七の実施形態に係るＮＡＮＤ型
ＥＥＰＲＯＭの断面図。
ＥＥＰＲＯＭの断面図。
【図２８】図２７の構成の製造方法の工程途中を示す第
１の断面図。
１の断面図。
【図２９】図２７の構成の製造方法の工程途中を示す第
２の断面図。
２の断面図。
【図３０】図２７の構成の製造方法の工程途中を示す第
３の断面図。
３の断面図。
【図３１】図２７の構成の製造方法の工程途中を示す第
４の断面図。
４の断面図。
【図３２】図２７の構成の製造方法の工程途中を示す第
５の断面図。
５の断面図。
【図３３】この発明の第八の実施形態に係るＮＡＮＤ型
ＥＥＰＲＯＭの断面図。
ＥＥＰＲＯＭの断面図。
【図３４】図３３の構成の製造方法の工程途中を示す第
１の断面図。
１の断面図。
【図３５】図３３の構成の製造方法の工程途中を示す第
２の断面図。
２の断面図。
【図３６】図３３の構成の製造方法の工程途中を示す第
３の断面図。
３の断面図。
【図３７】図３３の構成の製造方法の工程途中を示す第
４の断面図。
４の断面図。
【図３８】図３３の構成の製造方法の工程途中を示す第
５の断面図。
５の断面図。
【図３９】従来の埋め込み素子分離を用いた不揮発性半
導体記憶装置のメモリセルの断面図。
導体記憶装置のメモリセルの断面図。
【図４０】（ａ）〜（ｅ）はそれぞれ図３９の構成のメ
モリセルの製造方法を工程順に示す断面図。
モリセルの製造方法を工程順に示す断面図。
１…シリコン基板 ３…トレンチ素子分離 ４…素子領域 ５…ゲート絶縁膜 ６…導体層（浮遊ゲート電極ＦＧ） ７…絶縁膜 ８…導体層（制御ゲート電極ＣＧ） ９…ソース，ドレイン拡散層
フロントページの続き (72)発明者 竹内 祐司 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内
Claims (18)
- 【請求項１】 半導体基板と、前記基板上に設けられた
ゲート絶縁膜及びゲート絶縁膜上のゲート電極と、前記
ゲート電極及びゲート絶縁膜と隣り合い前記基板に達す
るトレンチと、前記トレンチ内に埋め込まれた素子分離
用の物質とを具備し、 前記トレンチ内に埋め込まれている物質が複数種存在
し、少なくとも前記ゲート絶縁膜からそのゲート電極お
よび基板との界面に亘る部分に接する領域と、それ以外
の領域とで互いに異なる物質が埋め込まれていることを
特徴とする半導体装置。 - 【請求項２】 半導体基板と、前記基板に設けられた素
子分離用の物質が埋め込まれたトレンチと、前記トレン
チ相互間の基板上に設けられたゲート絶縁膜及びその上
のゲート電極を含む素子を複数配列してなるアレイ部を
具備し、 前記トレンチ内に埋め込まれている物質が複数種存在
し、前記ゲート絶縁膜からそのゲート電極および基板と
の界面に亘る部分に接する領域と、それ以外の領域とで
互いに異なる物質が埋め込まれていることを特徴とする
半導体装置。 - 【請求項３】 前記半導体基板をシリコン基板、前記ト
レンチと隣り合うシリコン基板、ゲート絶縁膜およびゲ
ート電極の積層構造を熱酸化することで生成した酸化膜
を物質Ｘとしたとき、前記トレンチ内に埋め込まれてい
る複数の物質は、物質Ｘを介して少なくとも前記ゲート
絶縁膜に接する第１の物質Ａと、それ以外の部分にある
第２の物質Ｂ（Ｃ，Ｄ…）を含むことを特徴とする請求
項１または２記載の半導体装置。 - 【請求項４】 前記半導体基板をシリコン基板、前記ト
レンチと隣り合うシリコン基板、ゲート絶縁膜およびゲ
ート電極の積層構造を熱酸化することで生成した酸化膜
を物質Ｘとしたとき、前記トレンチ内に埋め込まれてい
る複数の物質は、物質Ｘを介して少なくとも前記シリコ
ン基板に接する第１の物質Ａと、前記トレンチ内中央部
分にある第２の物質Ｂ（Ｃ，Ｄ…）を含むことを特徴と
する請求項１または２記載の半導体装置。 - 【請求項５】 前記第１の物質Ａが前記トレンチの内壁
全面に直接または前記物質Ｘを介して接しており、前記
第２の物質Ｂは少なくとも前記第１の物質Ａを介して前
記半導体基板に対向していることを特徴とする請求項３
または４記載の半導体装置。 - 【請求項６】 前記第１の物質Ａが前記ゲート絶縁膜お
よびその近傍のゲート電極側面部と基板部分に直接また
は前記物質Ｘを介して接しており、前記第２の物質Ｂは
少なくとも物質Ａを介してゲート絶縁膜およびゲート電
極に対向していることを特徴とする請求項３または４記
載の半導体装置。 - 【請求項７】 前記第２の物質Ｂが前記トレンチ内の下
方部に位置し、前記第１の物質Ａが前記トレンチ内の上
方部を占め、かつ直接または前記物質Ｘを介して前記ゲ
ート絶縁膜に接していることを特徴とする請求項３に記
載の半導体装置。 - 【請求項８】 前記第１の物質Ａは、耐酸化性材料であ
ることを特徴とする請求項３ないし７いずれか記載の半
導体装置。 - 【請求項９】 前記第１の物質Ａは前記第２の物質Ｂ中
の不純物に対するバリア材料であることを特徴とした請
求項３ないし７いずれか記載の半導体装置。 - 【請求項１０】 前記第１の物質Ａがシリコンナイトラ
イド、前記第２の物質Ｂがシリコンオキサイドであるこ
とを特徴とする、請求項３ないし７いずれか記載の半導
体装置。 - 【請求項１１】 前記第１の物質Ａがオキシナイトライ
ド、前記第２の物質Ｂがシリコンオキサイドであること
を特徴とする、請求項３ないし７いずれか記載の半導体
装置。 - 【請求項１２】 前記アレイ部は不揮発性半導体記憶装
置のセルアレイを構成しており、前記ゲート電極を前記
セルアレイの浮遊ゲート電極とし、この浮遊ゲート電極
の側面部の少なくとも一部は、層間の絶縁膜を介して前
記セルアレイの制御ゲート電極に覆われていることを特
徴とする請求項２記載の半導体装置。 - 【請求項１３】 前記浮遊ゲート電極の側面部から前記
ゲート絶縁膜およびその近傍の基板に亘る部分が、前記
層間の絶縁膜を介して前記セルアレイの制御ゲート電極
に覆われていることを特徴とする請求項１２記載の半導
体装置。 - 【請求項１４】 半導体基板にトレンチを形成する工程
と、 前記トレンチ内壁を酸化することにより物質Ｘをトレン
チ内壁に被覆する工程と、 少なくとも前記トレンチ内壁の所定領域に沿うように素
子分離用の第１の物質Ａを形成する工程と、 前記第１の物質Ａの形成されたトレンチ内を素子分離用
の第２の物質Ｂで埋め込み形成する工程とを具備したこ
とを特徴とする半導体装置の製造方法。 - 【請求項１５】 前記半導体基板にトレンチを形成する
工程の前に、前記半導体基板上にゲート絶縁膜及びゲー
ト電極となる部材を形成する工程をさらに具備し、前記
トレンチの内壁の所定領域はこれらゲート絶縁膜とゲー
ト電極の側面部を含むことを特徴とする請求項１４記載
の半導体装置の製造方法。 - 【請求項１６】 前記トレンチ内壁の所定領域は、前記
トレンチの内壁全面であることを特徴とする請求項１４
または１５に記載の半導体装置の製造方法。 - 【請求項１７】 前記ゲート電極は不揮発性半導体記憶
装置の浮遊ゲート電極であり、前記ゲート電極の側面部
に沿って形成された前記第１の物質Ａを後退させる工程
と、層間の絶縁膜を介して前記ゲート電極を覆う前記不
揮発性半導体記憶装置の制御ゲート電極となる部材を形
成する工程をさらに具備することを特徴とする請求項１
５記載の半導体装置の製造方法。 - 【請求項１８】 前記第１の物質Ａが耐酸化性の材料で
あり、前記第２の物質Ｂで埋め込み形成する工程は、前
記トレンチ内に堆積された前記第２の物質Ｂに対し、酸
化雰囲気中、８００℃〜１０００℃の温度で熱工程を加
える処理を含むことを特徴とする請求項１４または１７
記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18247997A JP3583583B2 (ja) | 1997-07-08 | 1997-07-08 | 半導体装置及びその製造方法 |
| US09/111,489 US6057580A (en) | 1997-07-08 | 1998-07-07 | Semiconductor memory device having shallow trench isolation structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18247997A JP3583583B2 (ja) | 1997-07-08 | 1997-07-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1126728A true JPH1126728A (ja) | 1999-01-29 |
| JP3583583B2 JP3583583B2 (ja) | 2004-11-04 |
Family
ID=16119002
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18247997A Expired - Fee Related JP3583583B2 (ja) | 1997-07-08 | 1997-07-08 | 半導体装置及びその製造方法 |
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|---|---|
| US (1) | US6057580A (ja) |
| JP (1) | JP3583583B2 (ja) |
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