JP3431198B2 - 半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置および
その製造方法に係わり、特にＥＰＲＯＭ、フラッシュＥ
ＥＰＲＯＭ等の不揮発性半導体記憶装置に使用されるメ
モリセルトランジスタの分離法の改良に関する。

【０００２】

【従来の技術】図２７は、ＥＰＲＯＭのメモリセルマト
リクスの一般的なパタ−ン平面図、図２８は断面図であ
り、（ａ）は図２７中の２８ａ−２８ａ線に沿う断面
図、（ｂ）は図２７中の２８ｂ−２８ｂ線に沿う断面図
である。

【０００３】図２７〜図２８に示すように、Ｐ型のシリ
コン基板１内には、複数のメモリセルトランジスタが行
列状に配置されて形成されている。図２７中の枠Ａは、
１つのメモリセルトランジスタの範囲を示している。メ
モリセルトランジスタは、基板１上に形成された第１ゲ
−ト酸化膜２と、第１ゲ−ト酸化膜２上に形成された浮
遊ゲ−ト３と、浮遊ゲ−ト３上に第２ゲ−ト絶縁膜（通
常は、インタ−ポリ絶縁膜と呼ばれる）４を介して形成
された制御ゲ−ト５と、Ｎ型のドレイン拡散層６と、Ｎ
型のソ−ス拡散層７とで構成されている。ドレイン拡散
層６は、同一列かつ隣接するメモリセルトランジスタの
一つと共通化されており、一方、ソ−ス拡散層７は、同
一行のメモリセルトランジスタ、およびその行に隣接し
た一つの行のメモリセルトランジスタとで共通化されて
いる。また、行方向に隣接するメモリセルトランジスタ
どうしの分離は、基板１上に選択酸化法を用いて形成さ
れたＬＯＣＯＳ酸化膜８により行われている。また、参
照符号９に示される部分は、ドレイン拡散層７ビット線
ＢＬとのコンタクト領域である。

【０００４】ところで、現在、半導体記憶装置の大容量
化の要請により、メモリセルトランジスタの集積度の向
上が望まれている。この集積度の向上を達成するための
一つの方法として、ＬＯＣＯＳ酸化膜８、即ち、素子分
離領域の面積を縮小させることがある。

【０００５】しかしながら、周知のようにＬＯＣＯＳ酸
化膜には、バ−ズビ−クの発生という問題があり、面積
を効率的に縮小させることが困難である。特に素子どう
しの分離幅Ｘを小さくすることが困難である。また、バ
−ズビ−クは、メモリセルトランジスタのゲ−ト酸化膜
等の信頼性に悪影響を与える場合もある。

【０００６】分離幅を小さくできない、といった問題を
解決するために、シリコン基板に溝を掘ることにより素
子を分離する、という試みが、ＩＥＤＭ Technical Di
gest, 1989, p583〜p586, Yoshiaki、Hisamune et al.
に開示されている。図２９（ａ）は上記文献の第５８５
頁中のFig.1 を示す図で、図２９（ｂ）は第５８５頁中
のFig.2 を示す図である。

【０００７】図２９（ａ）および（ｂ）に示される構造
であると、ＬＯＣＯＳ酸化膜により素子を分離する構造
に比較して、素子の分離幅Ｘを小さくできる、という目
的は達成できる。

【０００８】しかしながら、参照符号Ｂにより示される
ように、メモリセルトランジスタのチャネル領域に沿っ
てトレンチ(TRENCH ISOLATION)が形成されるために、チ
ャネル領域からトレンチ(TRENCH ISOLATION)の側面に沿
ってリ−ク電流が発生する、という問題がある。さらに
は、トレンチ(TRENCH ISOLATION)を形成するためのエッ
チング工程や、トレンチ(TRENCH ISOLATION)内部への絶
縁膜の埋め込み工程において、ストレスがチャネル領域
に直接に加わるために、セルのゲ−ト酸化膜等の信頼性
に対する悪影響に関しても懸念される。また、ストレス
の他にも、チャネル領域が露出するために、チャネル領
域やゲ−ト酸化膜が有害な不純物により汚染されてしま
うことも、考えられる。

【０００９】

【発明が解決しようとする課題】この発明は、上記のよ
うな点に鑑みて為されたもので、その目的は、メモリセ
ルトランジスタの信頼性を損なわずに、メモリセルトラ
ンジスタの集積度を向上させることができる半導体記憶
装置およびその製造方法を提供することにある。

【００１０】

【課題を解決するための手段】この発明に係わる半導体
記憶装置は、半導体基板と、この半導体基板上に行列状
に配置された、しきい値を可変に調節するための電荷蓄
積層を有するメモリセルトランジスタと、前記半導体基
板に形成され、行方向に並ぶ前記メモリセルトランジス
タのソース又はドレイン領域どうしを互いに分離する素
子分離用トレンチと、前記半導体基板に形成され、行方
向に並ぶ前記メモリセルトランジスタのチャネル領域ど
うしを互いに分離する前記半導体基板の不純物濃度より
高い不純物濃度を有する前記半導体基板と同じ導電型の
半導体層とを具備することを特徴としている。

【００１１】

【００１２】

【作用】上記構成の半導体記憶装置であると、半導体基
板に、行方向に並ぶメモリセルトランジスタのソース又
はドレイン領域どうしを互いに分離する素子分離用トレ
ンチと、行方向に並ぶメモリセルトランジスタのチャネ
ル領域どうしを互いに分離する半導体基板の不純物濃度
より高い不純物濃度を有する半導体基板と同じ導電型の
半導体層とが形成されている。即ち、メモリセルトラン
ジスタのチャネル領域に沿って素子分離用トレンチが形
成されないために、チャネル領域から素子分離用トレン
チの側面に沿ってリーク電流が発生することが無くな
る。さらには、素子分離用トレンチを形成するためのエ
ッチング工程や、その内部への絶縁膜の埋め込み工程に
おいても、ストレスがチャネル領域に対して直接に加わ
らないので、ストレスに起因したメモリセルトランジス
タの信頼性低下も、ほとんど無くすことができる。ま
た、チャネル領域が露出することもないから、チャネル
領域が有害な不純物により汚染される恐れも少ない。

【００１３】従って、この発明に係わる半導体記憶装置
によれば、メモリセルトランジスタの信頼性を損なわず
に、メモリセルトランジスタの集積度を向上させること
ができる。

【００１４】さらに、この発明に係わる半導体記憶装置
では、素子分離用トレンチを、メモリセルトランジスタ
のソース又はドレインとなる領域に対して自己整合的に
形成することが可能なために、リソグラフィ可能な最小
寸法で上記領域どうしを分離することができ、メモリセ
ルトランジスタの集積度をより推進させることも可能で
ある。その製造方法の第１態様は、第１導電型の半導体
基板上に、第１ゲート絶縁膜を形成し、この第１ゲート
絶縁膜上に、互いに離隔したストライプ状の第１導電体
膜を形成する。次いで、このストライプ状の第１導電体
膜間の前記半導体基板内に、前記半導体基板より高い不
純物濃度を有する第１導電型の半導体層を形成し、前記
ストライプ状の第１導電体膜及び前記半導体基板上に、
第２ゲート絶縁膜を形成する。次いで、この第２ゲート
絶縁膜上に、互いに離隔し、かつ前記ストライプ状の第
１導電体膜に対して交差するストライプ状の第２導電体
膜を形成し、前記ストライプ状の第１導電体膜のうち、
前記ストライプ状の第２導電体膜間から露呈した部分の
上から前記第２ゲート絶縁膜を除去する。次いで、前記
ストライプ状の第２導電体膜間のうち、後にドレイン拡
散層が並ぶ第２導電体膜間で、かつ前記ストライプ状の
第１導電体膜間の前記半導体基板上から前記第１ゲート
絶縁膜を除去し、前記第１ゲート絶縁膜をストッパに用
い、前記ストライプ状の第２導電体膜間から前記ストラ
イプ状の第１導電体膜を除去するとともに、前記ストラ
イプ状の第２導電体膜間のうち、後にドレイン拡散層が
並ぶ第２導電体膜間で、かつ前記ストライプ状の第１導
電体膜間の前記半導体基板内に素子分離用トレンチを形
成する。この後、前記ストライプ状の第２導電体膜間の
うち、前記素子分離用トレンチを除く前記半導体基板内
に、第２導電型のソース拡散層及び第２導電型のドレイ
ン拡散層を形成する。また、その製造方法の第２態様
は、第１導電型の半導体基板上に、第１ゲート絶縁膜を
形成し、この第１ゲート絶縁膜上に、互いに離隔したス
トライプ状の第１導電体膜を形成する。次いで、このス
トライプ状の第１導電体膜間の前記半導体基板内に、前
記半導体基板より高い不純物濃度を有する第１導電型の
半導体層を形成し、前記ストライプ状の第１導電体膜及
び前記半導体基板上に、第２ゲート絶縁膜を形成する。
次いで、この第２ゲート絶縁膜上に、互いに離隔し、か
つ前記ストライプ状の第１導電体膜に対して交差するス
トライプ状の第２導電体膜を形成し、前記ストライプ状
の第１導電体膜のうち、前記ストライプ状の第２導電体
膜間から露呈した部分を除去するとともに、前記ストラ
イプ状の第２導電体膜間のうち、後にドレイン拡散層が
並ぶ第２導電体膜間で、かつ前記ストライプ状の第１導
電体膜間の前記半導体基板上から前記第１ゲート絶縁膜
を除去する。次いで、前記ストライプ状の第２導電体膜
間の前記半導体基板内に、第２導電型の拡散層を形成
し、前記ストライプ状の第２導電体膜間のうち、後にソ
ース拡散層が並ぶ第２導電体膜間を被覆し、前記第１ゲ
ート絶縁膜をマスクに用い、後にドレイン拡散層が並ぶ
第２導電体間で、かつ前記ストライプ状の第１導電体膜
間の前記半導体基板内に素子分離用トレンチを形成する
とともに、前記第２導電型の拡散層をソース拡散層及び
ドレイン拡散層とする。また、その製造方法の第３態様
は、第１導電型の半導体基板上に、第１ゲート絶縁膜を
形成し、この第１ゲート絶縁膜上に、互いに離隔したス
トライプ状の第１導電体膜を形成する。次いで、このス
トライプ状の第１導電体膜間の前記半導体基板内に、前
記半導体基板より高い不純物濃度を有する第１導電型の
半導体層を形成し、前記ストライプ状の第１導電体膜及
び前記半導体基板上に、第２ゲート絶縁膜を形成する。
次いで、この第２ゲート絶縁膜上に、互いに離隔し、か
つ前記ストライプ状の第１導電体膜に対して交差するス
トライプ状の第２導電体膜を形成し、前記ストライプ状
の第１導電体膜のうち、前記ストライプ状の第２導電体
膜間から露呈した部分上から前記第２ゲート絶縁膜を除
去する。次いで、前記ストライプ状の第２導電体膜間
で、かつ前記ストライプ状の第１導電体膜間の前記半導
体基板上から前記第１ゲート絶縁膜を除去し、前記第１
ゲート絶縁膜をストッパに用い、前記ストライプ状の第
２導電体膜間から前記ストライプ状の第１導電体膜を除
去するとともに、このストライプ状の第２導電体膜間
で、かつ前記ストライプ状の第１導電体膜間の前記半導
体基板内に素子分離用トレンチを形成する。この後、前
記ストライプ状の第２導電体膜間のうち、前記素子分離
用トレンチを除く前記半導体基板内に、第２導電型のソ
ース拡散層及び第２導電型のドレイン拡散層を形成す
る。また、その製造方法の第４態様は、第１導電型の半
導体基板上に、第１ゲート絶縁膜を形成し、前記第１ゲ
ート絶縁膜上に、互いに離隔したストライプ状の第１導
電体膜を形成する。次いで、ストライプ状の第１導電体
膜間の前記半導体基板内に、前記半導体基板より高い不
純物濃度を有する第１導電型の半導体層を形成し、この
ストライプ状の第１導電体膜及び前記半導体基板上に、
第２ゲート絶縁膜を形成する。次いで、この第２ゲート
絶縁膜上に、互いに離隔し、かつ前記ストライプ状の第
１導電体膜に対して交差するストライプ状の第２導電体
膜を形成し、前記ストライプ状の第１導電体膜のうち、
前記ストライプ状の第２導電体膜間から露呈した部分を
除去するとともに、前記ストライプ状の第２導電体膜間
で、かつ前記ストライプ状の第１導電体膜間の前記半導
体基板上から前記第１ゲート絶縁膜を除去する。次い
で、前記ストライプ状の第２導電体膜間の前記半導体基
板内に、第２導電型の拡散層を形成し、前記第１ゲート
絶縁膜をマスクに用い、前記ストライプ状の第２導電体
膜間で、かつ前記ストライプ状の第１導電体膜間の前記
半導体基板内に素子分離用トレンチを形成するととも
に、前記第２導電型の拡散層をソース／ドレイン拡散層
とする。

【００１５】

【実施例】以下、この発明を実施例により説明する。こ
の説明において、全図に渡り共通の部分には共通の参照
符号を付すことで、重複する説明は避けることにする。

【００１６】図１は、この発明の第１の実施例に係わる
半導体記憶装置が有しているメモリセルマトリクスの基
本構造を示したパタ−ン平面図である。図２は断面図で
あり、（ａ）は図１中の２ａ−２ａ線に沿った断面図、
（ｂ）は図１中の２ｂ−２ｂ線に沿った断面図、（ｃ）
は図１中の２ｃ−２ｃ線に沿った断面図、（ｄ）は図１
中の２ｄ−２ｄ線に沿った断面図である。図３は、第１
の実施例に係わる半導体記憶装置の概略的なブロック図
である。尚、図１に示されるパタ−ン平面図は、図３中
の枠Ｄにより示される部分に対応している。

【００１７】図１〜図３に示すように、Ｐ型のシリコン
基板１内には、メモリセルマトリクス１０が設定されて
おり、このマトリクス１０内には複数のメモリセルトラ
ンジスタＭＣ00〜ＭＣ44が行列状に配置されて形成され
ている。メモリセルトランジスタＭＣ00〜ＭＣ44はそれ
ぞれ、ゲ−ト電極とチャネル領域との間にしきい値を可
変に調節するための浮遊ゲ−ト電極を有する絶縁ゲ−ト
型ＦＥＴで成っている。

【００１８】図１中の枠Ａは、メモリセルトランジスタ
ＭＣ22の範囲を示している。メモリセルトランジスタＭ
Ｃ00〜ＭＣ44はそれぞれ、基板１上に形成されたシリコ
ン酸化膜で成る第１ゲ−ト酸化膜２と、第１ゲ−ト酸化
膜２上に形成されたポリシリコンで成る浮遊ゲ−ト３
と、浮遊ゲ−ト３上に第２ゲ−ト絶縁膜（通常は、イン
タ−ポリ絶縁膜と呼ばれる）４を介して形成された制御
ゲ−ト（ワ−ド線ＷＬ０〜ＷＬｎ）と、アイランド状の
Ｎ型のドレイン拡散層６と、ストライプ状のＮ型のソ−
ス拡散層７とで構成されている。ドレイン拡散層６は、
同一列かつ隣接するメモリセルトランジスタＭＣ…の一
つと共通化されており、一方、ソ−ス拡散層７は、同一
行のメモリセルトランジスタＭＣ…、およびその行に隣
接した一つの行のメモリセルトランジスタＭＣ…とで共
通化されている。行方向に隣接するメモリセルトランジ
スタＭＣ…のドレイン拡散層６相互間に対応した基板１
内には、トレンチ１１…が形成されている。このトレン
チ１１…は、特に図２（ａ）および（ｄ）に示されるよ
うに行方向に隣接するメモリセルトランジスタＭＣ…の
チャネル領域１２相互間に対応する基板１内には、実質
的に形成されない。チャネル領域１２相互間に対応する
基板１内には、基板１よりも高濃度のＰ型拡散層１３…
が形成されている。これら拡散層１３…はそれぞれ、行
方向に隣接するメモリセルトランジスタＭＣ…のチャネ
ル領域１２どうしを分離したり、あるいはチャネル領域
１２を介さないでドレイン拡散層６からソ−ス拡散層７
へ流れるようなリ−ク電流の発生を防止するための領域
である。行方向に隣接するメモリセルトランジスタＭＣ
…のチャネル領域１２相互間には、ワ−ド線ＷＬをゲ−
トとした寄生トランジスタが形成されるが、基板１より
も高濃度な拡散層１３を設けることによって、上記の寄
生トランジスタを常にオフ状態としておくことができ
る。

【００１９】尚、行方向に隣接するメモリセルトランジ
スタＭＣ…のドレイン拡散層６どうしは、トレンチ１１
によって分離される。また、参照符号９に示される部分
は、ドレイン拡散層７とビット線ＢＬ０〜ＢＬ４とのコ
ンタクト領域である。

【００２０】第１の実施例に係わる半導体記憶装置であ
ると、行方向に隣接するメモリセルトランジスタＭＣ…
のドレイン拡散層６どうしをトレンチ１１により分離し
ているために、図２７および図２８に示した装置と比較
してバ−ズビ−クが延びることもないから、ドレイン拡
散層６どうしの分離距離を、最小のリソグラフィ寸法ま
で縮小させることが可能である。

【００２１】しかも、トレンチ１１がチャネル領域１２
に沿って形成されないので、図２９に示した装置と比較
してチャネル領域１２からトレンチの側面に沿ってのリ
−ク電流の発生は、ほとんど無い。さらには、トレンチ
１１を形成するためのエッチング工程や、その内部への
絶縁膜の埋め込み工程においても、ストレスがチャネル
領域１２に対して直接に加わらないので、ストレスに起
因したメモリセルトランジスタの信頼性低下も、ほとん
ど無い。また、チャネル領域１２が露出することもない
から、チャネル領域１２が有害な不純物により汚染され
る恐れも少ない。第１の実施例に係わる半導体記憶装置
であると、次に説明するような効果もさらに得ることが
できる。

【００２２】図２７および図２８に示した装置では、行
方向に隣接するメモリセルトランジスタのチャネル領域
どうしが、ＬＯＣＯＳ酸化膜８によって分離されるため
に、チャネル領域にバ−ズビ−クが接するようになる。
このため、チャネル領域とＬＯＣＯＳ酸化膜８が有する
バ−ズビ−クとの接触部近傍においてゲ−ト酸化膜２の
膜質が悪くなる、という問題が生ずる。例えばＥＥＰＲ
ＯＭやフラッシュＥＥＰＲＯＭ等では、ゲ−ト酸化膜２
に高い電界を与えてトンネル電流を流すことにより、浮
遊ゲ−ト３への電子の注入および浮遊ゲ−ト３からの電
子の放出を行うので、ゲ−ト酸化膜２の膜質が悪いと、
ゲ−ト酸化膜２の絶縁破壊が比較的早期に起こる等の恐
れがあり、装置の信頼性に悪い影響を与える。

【００２３】しかしながら、図１〜図３に示した装置で
あると、チャネル領域１２どうしが、ＬＯＣＯＳ酸化膜
ではなく、高濃度の拡散層１３によって分離されること
により、上記ゲ−ト酸化膜２の膜質の劣化の問題が解決
されている。従って、第１の実施例に係わる装置では、
図２７および図２８に示した装置に比較して、ゲ−ト酸
化膜２の膜質が劣化しない分、装置寿命の延長が可能で
あったり、また、メモリセルトランジスタの信頼性を高
めることができる。

【００２４】また、図２９に示した装置では、浮遊ゲ−
ト(FLOATING GATE) がトレンチ(TRENCH ISOLATION)によ
り分断されるから、制御ゲ−ト(W.L.)は、浮遊ゲ−ト(F
LOATING GATE) の上面とでしか対向できなくなるため、
制御ゲ−ト(W.L.)と浮遊ゲ−ト(FLOATING GATE) とのカ
ップリング比が小さくなってしまう。このため、チャネ
ル幅当りのドレイン電流の量が低下するようになり、メ
モリセルトランジスタの駆動能力が低下する、という問
題が生ずる。尚、この点については、当該文献中、Fig.
4 に示されている。

【００２５】しかしながら、図１〜図３に示した装置で
あると、チャネル領域１２どうしがトレンチ１１により
分断されることが無いから、例えば浮遊ゲ−ト３の上面
だけでなく側面も、制御ゲ−トＷＬ…と対向させること
ができ、カップリング比を図２９に示した装置よりも大
きくすることができる。従って、第１の実施例に係わる
装置では、図２９に示した装置に比較して、チャネル幅
当りのドレイン電流の量を増加できるようになり、メモ
リセルトランジスタの駆動能力を向上させることができ
る。メモリセルトランジスタの駆動能力が向上すれば、
デ−タの書き込みスピ−ドも速くすることができる。
尚、図１〜図３に示した装置であると、その構造上、浮
遊ゲ−ト３の厚みを増減させることで、上記のカップリ
ング比の調節が可能である。例えば浮遊ゲ−ト３の厚み
を増すと、上記のカップリング比を増加させることがで
きる。

【００２６】さらに、図２９に示した装置では、浮遊ゲ
−ト(FLOATING GATE) ばかりでなく、ソ−ス拡散層(SOU
RCE)もトレンチ(TRENCH ISOLATION)により分断されるか
ら、ソ−ス拡散層(SOURCE)どうしを、後に配線層を用い
て結線する必要がある。結果的には、メモリセルマトリ
クスを、行方向に縮小させることは達成できたとして
も、メモリセルトランジスタ毎にソ−ス拡散層(SOURCE)
に対してコンタクト領域を設ける必要がある分、列方向
への縮小は困難である。

【００２７】しかしながら、図１〜図３に示した装置で
あると、ソ−ス拡散層７どうしがトレンチ１１により分
断されることが無いから、ソ−ス拡散層７を、同一行の
メモリセルトランジスタＭＣ…、およびその行に隣接し
た一つの行のメモリセルトランジスタＭＣ…で共通化す
ることができる。従って、第１の実施例に係わる装置で
は、図２９に示した装置に比較して、メモリセルトラン
ジスタ毎にソ−ス拡散層７に対するコンタクト領域が必
要が無い分、列方向への縮小が可能である。次に、第１
の実施例に係わる半導体記憶装置の製造方法について説
明する。図４〜図１０はそれぞれ、第１の実施例に係わ
る半導体記憶装置を、主要な工程毎に示した斜視図であ
る。

【００２８】まず、図示せぬ箇所、例えばロウデコ−ダ
やカラムデコ−ダ等の周辺回路を形成すべき領域のＰ型
シリコン基板１の表面領域内に、ＬＯＣＯＳ法により、
素子分離領域を形成する。尚、この素子分離領域は、メ
モリセルマトリクス１０内に形成する必要はない。

【００２９】周辺回路を構成する素子を分離するための
素子分離領域（図示せず）を形成した後、図４に示すよ
うに、基板１の表面上に、約１０ｎｍの厚みを有する第
１ゲ−ト酸化膜２を形成する。次いで、第１ゲ−ト酸化
膜２上に、Ｎ型不純物（例えばリン）がド−プされたシ
リコンを堆積し、約２００ｎｍの厚みを有する第１ポリ
シリコン膜３を得る。次いで、第１ポリシリコン膜３を
フォトリソグラフィ工程およびエッチング工程によりパ
タ−ニングし、メモリセルトランジスタのチャネル幅が
規定されるように分断されたストライプ状の第１ポリシ
リコン膜３を得る。この時、残留した第１ポリシリコン
膜３の幅Ｅは、浮遊ゲ−トのチャネル幅方向の幅とな
り、また、第１ポリシリコン膜３が除去された部分の幅
Ｆは、行方向に隣接するメモリセルトランジスタどうし
を分離するための領域の幅となる。尚、幅Ｆは、最小の
リソグラフィ寸法にて再現することが可能である。次
に、第１ポリシリコン膜３上にフォトレジスト膜（図示
せず）を残したまま、あるいは除去した後に、基板１内
にＰ型不純物（例えばボロン）を導入し、ドレイン〜ソ
−ス間のリ−ク電流を防止するための高濃度拡散層１３
を得る。この時、Ｐ型不純物は、実質的に、第１ポリシ
リコン膜３に対して自己整合で導入される。

【００３０】次に、図５に示すように、図４に示す構造
上に、第２ゲ−ト絶縁膜４を形成する。この絶縁膜４
は、通常、シリコン酸化膜／シリコン窒化膜／シリコン
酸化膜の３層膜構造とされる。次いで、第２ゲ−ト絶縁
膜４上に、Ｎ型不純物（例えばリン）がド−プされたシ
リコンを堆積し、約４００ｎｍの厚みを有する第２ポリ
シリコン膜５を得る。この第２ポリシリコン膜５は、将
来、制御ゲ−ト（ワ−ド線）となるものである。次い
で、第２ポリシリコン膜５上に、ＣＶＤ法を用いて酸化
シリコンを堆積し、約１００ｎｍの厚みを有するシリコ
ン酸化膜２０を得る。

【００３１】次に、図６に示すように、図５に示す構造
上に、フォトレジストを塗布し、ホトリソグラフィ法を
用いて、メモリセルトランジスタのチャネル幅方向に沿
って分断されたストライプ状のレジスト膜２１を得る。
レジスト膜２１により得られたパタ−ンは、ワ−ド線の
形成パタ−ンに対応する。次いで、レジスト膜２１をマ
スクに用いて、シリコン酸化膜２０、第２ポリシリコン
膜５、第２ゲ−ト絶縁膜４を順次エッチングする。これ
により、レジスト膜２１が存在していないところには、
第１ゲ−ト酸化膜２、または第１ポリシリコン膜３が露
出するようになる。

【００３２】次に、図７に示すように、レジスト膜２１
を剥離した後、図６に示した構造上に、新たなフォトレ
ジストを塗布し、ホトリソグラフィ法を用いて、将来、
ソ−ス拡散層となるべき領域をカバ−するように形成さ
れたストライプ状のレジスト膜２２を得る。次いで、酸
化シリコンをエッチングし易く、シリコンをエッチング
し難いエッチャントを用い、レジスト膜２２および第１
ポリシリコン膜３をマスクに用いながら、第１ゲ−ト酸
化膜２をエッチングして除去する。これにより、将来、
分離領域となるべき領域には、基板１の表面が露出す
る。また、レジスト膜２２は、第２ポリシリコン膜５の
上方に合わせ余裕を確保して形成されるために、酸化膜
２０の露出する部分が生ずる。このため、第１ゲ−ト酸
化膜２をエッチングしている時に酸化膜２０も同時にエ
ッチングが進むが、酸化膜２０の厚みが第１ゲ−ト酸化
膜２の厚みよりも厚くされているために、第２ポリシリ
コン膜５が露出することはない。

【００３３】次に、図８に示すように、レジスト膜２２
を剥離した後、シリコンをエッチングし易く、酸化シリ
コンをエッチングし難いエッチャントを用い、酸化膜２
０と、将来、ソ−ス拡散層が形成されるべき領域上に残
っている第１ゲ−ト酸化膜２をマスクに用いながら、露
出している基板１の表面をエッチングするとともに、第
１ポリシリコン膜３を除去する。この時、基板１の表面
をエッチングすることによって高濃度拡散層１３も除去
される。また、第１ポリシリコン膜３のエッチングは、
第１ゲ−ト酸化膜２がエッチングのストッパとなるため
に、第１ゲ−ト酸化膜２が露呈した時点で、終了される
ようになる。これにより、将来、ドレイン拡散層が形成
される領域には第１ゲ−ト酸化膜２が露出され、将来、
分離領域となるべき領域、即ち、平面から見て制御ゲ−
ト５とドレイン拡散層が形成される領域とによって囲ま
れた領域には、浮遊ゲ−ト３の端部の位置およびドレイ
ン拡散層が形成される領域に対して自己整合的に所望の
深さを有するトレンチ１１が形成される。即ち、トレン
チ１１の端部は、浮遊ゲ−ト３の両端の位置に対して自
己整合的にその位置が決定されるために、結果的にトレ
ンチ１１は、ドレイン拡散層が形成される領域に対して
自己整合で形成されるようになる。また、第１ポリシリ
コン膜３が部分的に除去されるために、ストライプ状で
あった第１ポリシリコン膜３は、メモリセルトランジス
タの浮遊ゲ−トとなるように分離される。

【００３４】次に、図９に示すように、図８に示した構
造上に、フォトレジストを塗布し、ホトリソグラフィ法
を用いて、各トレンチ１１をカバ−するアイランド状の
レジスト膜２３を得る。次いで、レジスト膜２３および
酸化膜２０をマスクに用いて、第１ゲ−ト酸化膜２を介
して基板１内にＮ型不純物（例えばヒ素）を導入し、ア
イランド状のドレイン拡散層６およびストライプ状のソ
−ス拡散層７を得る。

【００３５】次に、図１０に示すように、レジスト膜２
３を剥離した後、図９に示した構造上に、ＣＶＤ法を用
いて酸化シリコン等を堆積し、各トレンチ１１内を酸化
シリコン等で埋め込むとともに、制御ゲ−ト５等の内部
配線層どうしを絶縁分離する層間絶縁膜３０を得る。次
いで、層間絶縁膜３０の選択された部分を、フォトリソ
グラフィ工程およびエッチング工程により除去し、各ド
レイン拡散層６に達するコンタクト孔３１を形成する。
次いで、コンタクト孔３１内を、タングステン等の導電
物３２で埋め込む。この導電物３２は、ドレイン拡散層
６と電気的に接続される。この後、層間絶縁膜３０上に
形成されるとともに、導電物３２に電気的に接続される
アルミニウム等でなるビット線ＢＬ１〜ＢＬ３を形成す
る。

【００３６】尚、図１０中では、複数の制御ゲ−ト５が
それぞれ、図１中のワ−ド線ＷＬ１〜ＷＬ４に対応する
ために、参照符号５から参照符号ＷＬ１〜ＷＬ４に代え
て記載する。以上のような製造方法により、この発明の
第１の実施例に係わる半導体記憶装置を製造することが
できる。

【００３７】次に、第１の実施例に係わる半導体記憶装
置のその他の製造方法について説明する。図１１〜図１
５はそれぞれ、その他の製造方法に従って、第１の実施
例に係わる半導体記憶装置を主要な工程毎に示した斜視
図である。

【００３８】図４〜図１０を参照して説明した製造方法
では、第２ゲ−ト絶縁膜４のエッチング終了後、第１ゲ
−ト酸化膜２が残るようにされている。ところで、第１
ゲ−ト酸化膜２および第２ゲ−ト絶縁膜４はともに膜厚
が薄く、かつ材質も類似することが普通である。このた
め、第２ゲ−ト絶縁膜のエッチング終了後、第１ゲ−ト
酸化膜２の一部が損失したりすることも考えられる。こ
の点は、第１ゲ−ト酸化膜２および第２ゲ−ト絶縁膜４
の形成膜厚を高精度に管理したり、エッチング量を厳し
くモニタすれば、現状でも充分に改善可能である。さら
には、第１ゲ−ト酸化膜２の材質および第２ゲ−ト絶縁
膜４の材質をそれぞれ、エッチングの選択比が得られる
ような物質に代えることによっても改善可能である。

【００３９】しかし、以下に説明する製造方法は、図１
〜図３に示した装置を、高精度な管理および厳しいモニ
タ、あるいは第１ゲ−ト酸化膜２の材質と第２ゲ−ト絶
縁膜４の材質とを大きく変える必要無しに、比較的、容
易に製造できるように改良したものである。

【００４０】まず、図４〜図６を参照して説明した方法
に従って、図１１に示される構造を得る。図１１に示す
ように、図６では残っていた第１ゲ−ト酸化膜２が除去
され、将来、分離領域となるべき領域、およびソ−ス拡
散層となるべき領域の一部に、基板１の表面が露出する
ようになる。

【００４１】次に、図１２に示すように、レジスト膜２
１を残したまま、このレジスト膜２１をマスクに用い
て、第１ポリシリコン膜３をエッチングして除去する。
この時、基板１の表面が露出している部分では、基板１
がエッチングされ、浅い溝４１が形成される。ここで、
第１ポリシリコン膜３が約２００ｎｍの厚みを有してい
るとすると、浅い溝４１の深さは約１００ｎｍ程度とな
る。これは、第１ポリシリコン膜３にＮ型の不純物（例
えばリン）がド−プされているために、第１ポリシリコ
ン膜３のほうがＰ型の単結晶シリコンで成る基板１より
もエッチングの進行が速くなるからである。

【００４２】次に、図１３に示すように、レジスト膜２
１を剥離した後（尚、レジスト膜２１は必ずしも剥離さ
れる必要はない）、酸化膜２０をマスクに用いて、基板
１内にＮ型不純物（例えばヒ素）を導入し、ストライプ
状のＮ型拡散層４２を得る。この時、基板１の表面上に
第１ゲ−ト酸化膜２が形成されている部分では、Ｎ型不
純物が第１ゲ−ト酸化膜２を介して基板１内に導入され
る。さらに浅い溝４１により生ずる段差部分では、その
段差が約１００ｎｍと小さいため、その後の熱工程に伴
ったＮ型不純物の拡散によって、段差部分においてもＮ
型拡散層４２を得ることができる。従って、Ｎ型拡散層
４２は、自動的にストライプ状となる。

【００４３】次に、図１４に示すように、図１３に示し
た構造上に、フォトレジストを塗布し、ホトリソグラフ
ィ法を用いて、将来、ソ−ス拡散層となるべき領域をカ
バ−するように形成されたストライプ状のレジスト膜２
４を得る。次いで、シリコンをエッチングし易く、酸化
シリコンをエッチングし難いエッチャントを用い、レジ
スト膜２４、第１ゲ−ト酸化膜２、および酸化膜２０の
一部をマスクに用いながら、レジスト膜２４で覆われて
いない浅い溝４２の底に露出した基板１の表面をエッチ
ングする。この時、基板１の表面をエッチングすること
によってＮ型拡散層４２も除去される。これにより、将
来、分離領域となるべき領域には、所望の深さを有する
トレンチ１１が形成される。また、トレンチ１１の形成
により、将来、ドレイン拡散層となるべき領域はアイラ
ンド状に分離される。このため、図１３に示したＮ型拡
散層４２は、ドレイン拡散層となるべき領域内において
アイランド状に分離され、ドレイン拡散層６となる。ま
た、レジスト膜２４により覆われたところのＮ型拡散層
４２は、ストライプ状のまま残り、ソ−ス拡散層７とな
る。

【００４４】次に、図１５に示すように、レジスト膜２
４を剥離した後、図１０を参照して説明した製法と同様
な製法により、図１４に示した構造上に、ＣＶＤ法を用
いて酸化シリコン等を堆積し、層間絶縁膜３０を得て、
層間絶縁膜３０の選択された部分に、コンタクト孔３１
を形成する。そして、コンタクト孔３１内を、タングス
テン等の導電物３２で埋め込んだ後、層間絶縁膜３０上
にアルミニウム等でなるビット線ＢＬ１〜ＢＬ３を形成
する。

【００４５】尚、図１５中においても、図１０と同様、
複数の制御ゲ−ト５がそれぞれ、図１中のワ−ド線ＷＬ
１〜ＷＬ４に対応するために、参照符号５から参照符号
ＷＬ１〜ＷＬ４に代えて記載されている。以上のような
製造方法によっても、この発明の第１の実施例に係わる
半導体記憶装置を製造することができる。次に、この発
明の第２の実施例に係わる半導体記憶装置ついて説明す
る。

【００４６】図１６は、この発明の第２の実施例に係わ
る半導体記憶装置が有しているメモリセルマトリクスの
基本構造を示したパタ−ン平面図である。図１７は断面
図であり、（ａ）は図１６中の１７ａ−１７ａ線に沿っ
た断面図、（ｂ）は図１６中の１７ｂ−１７ｂ線に沿っ
た断面図、（ｃ）は図１６中の１７ｃ−１７ｃ線に沿っ
た断面図、（ｄ）は図１６中の１７ｄ−１７ｄ線に沿っ
た断面図である。図１８は、第２の実施例に係わる半導
体記憶装置の概略的なブロック図である。尚、図１６に
示されるパタ−ン平面図は、図１７中の枠Ｄにより示さ
れる部分に対応している。第２の実施例は、この発明
を、ＮＡＮＤ型半導体記憶装置に適用した例である。

【００４７】図１６〜図１８に示すように、Ｐ型のシリ
コン基板１内には、メモリセルマトリクス１０が設定さ
れており、このマトリクス１０内には複数のメモリセル
トランジスタＭＣ00〜ＭＣ4nが行列状に配置されて形成
されている。メモリセルトランジスタＭＣ00〜ＭＣ4nは
それぞれ、ゲ−ト電極とチャネル領域との間にしきい値
を可変に調節するための浮遊ゲ−ト電極を有する絶縁ゲ
−ト型ＦＥＴで成っている。さらにｎ本の制御ゲ−ト
（ワ−ド線に相当する）ＣＧ０〜ＣＧｎが有り、ｎ本の
行（ロウ）で１つのブロックＣＢが構成される。ブロッ
クＣＢ中の列（カラム）はそれぞれ、第１の選択トラン
ジスタ群ＳＴ00〜ＳＴ40を介してビット線ＢＬ０〜ＢＬ
ｎに接続されるとともに、第２の選択トランジスタ群Ｓ
Ｔ01〜ＳＴ41を介して接地される。第１の選択トランジ
スタ群ＳＴ00〜ＳＴ40のゲ−トはそれぞれ、第１選択ゲ
−ト線ＳＧ０に接続され、第２の選択トランジスタ群Ｓ
Ｔ01〜ＳＴ41のゲ−トはそれぞれ、第２選択ゲ−ト線Ｓ
Ｇ１に接続されている。選択トランジスタＳＴ…はそれ
ぞれ、ゲ−ト電極とチャネル領域との間に絶縁層だけが
設けられている、通常の絶縁ゲ−ト型ＦＥＴで成ってい
る。

【００４８】図１６中の枠Ａは、メモリセルトランジス
タＭＣ22の範囲を示している。メモリセルトランジスタ
ＭＣ00〜ＭＣ4nはそれぞれ、基板１上に形成されたシリ
コン酸化膜で成る第１ゲ−ト酸化膜２と、第１ゲ−ト酸
化膜２上に形成されたポリシリコンで成る浮遊ゲ−ト３
と、浮遊ゲ−ト３上に第２ゲ−ト絶縁膜（通常は、イン
タ−ポリ絶縁膜と呼ばれる）４を介して形成された制御
ゲ−トＣＧと、列毎のメモリセルトランジスタのチャネ
ル領域１２どうしを電気的に接続するアイランド状のＮ
型拡散層５１とで構成されている。Ｎ型拡散層５１は複
数あり、一つのメモリセルトランジスタＭＣのチャネル
領域１２の両端に接続されており、一つのメモリセルト
ランジスタＭＣのソ−スおよびドレインを兼ねている。
行方向に隣接するメモリセルトランジスタＭＣ…の拡散
層５１相互間に対応した基板１内には、トレンチ１１…
が形成されている。このトレンチ１１…は、特に図２
（ａ）および（ｄ）に示されるように行方向に隣接する
メモリセルトランジスタＭＣ…のチャネル領域１２相互
間に対応する基板１内には、実質的に形成されない。チ
ャネル領域１２相互間に対応する基板１内には、基板１
よりも高濃度のＰ型拡散層１３…が形成されている。こ
れら拡散層１３…はそれぞれ、第１の実施例で説明した
ものと同様に、制御ゲ−トＣＧをゲ−トとした寄生トラ
ンジスタを常にオフ状態とさせるためのものである。

【００４９】第２の実施例に係わる半導体記憶装置であ
ると、行方向に隣接するメモリセルトランジスタＭＣ…
のソ−スおよびドレインの機能を兼ね備えた拡散層５１
どうしをトレンチ１１により分離しているために、第１
の実施例と同様に、ＬＯＣＯＳ酸化膜のバ−ズビ−クが
生ずることもないから、拡散層５１どうしの分離距離
を、最小のリソグラフィ寸法まで縮小させることができ
る。

【００５０】さらに、第１の実施例と同様に、トレンチ
１１がチャネル領域１２に沿って形成されないので、ト
レンチの側面に沿ってのリ−ク電流の発生もほとんど無
く、製造工程中、トレンチ１１を原因とした様々なスト
レスがチャネル領域１２に対して直接に加わらないの
で、上記のストレスに起因したメモリセルトランジスタ
の信頼性低下についてもほとんど無い。チャネル領域１
２が露出することもないから、チャネル領域１２が有害
な不純物により汚染される恐れも少ない。その他、第１
の実施例と同様な効果が得られることは勿論である。次
に、第２の実施例に係わる半導体記憶装置の製造方法に
ついて説明する。図１９〜図２２はそれぞれ、第２の実
施例に係わる半導体記憶装置を、主要な工程毎に示した
斜視図である。

【００５１】まず、図４〜図６を参照して説明した方法
に従って、図１９に示される構造を得る。図１９に示す
ように、第２ゲ−ト絶縁膜４を除去した後、将来、分離
領域となるべき領域上に存在している第１ゲ−ト酸化膜
２をも除去し、この領域に基板１の表面を露出させる。

【００５２】次に、図２０に示すように、レジスト膜２
１を剥離した後、シリコンをエッチングし易く、酸化シ
リコンをエッチングし難いエッチャントを用い、酸化膜
２０をマスクに用いながら、露出している基板１の表面
をエッチングするとともに、第１ポリシリコン膜３を除
去する。この時、基板１の表面がエッチングされるため
に高濃度拡散層１３は除去される。また、第１ポリシリ
コン膜３のエッチングは、図８を参照して説明した方法
と同様に、第１ゲ−ト酸化膜２がエッチングのストッパ
となるために第１ゲ−ト酸化膜２が露呈した時点で終了
される。これにより、将来、ソ−スおよびドレインの双
方の機能を兼ね備えた拡散層が形成される領域には第１
ゲ−ト酸化膜２が露出され、将来、分離領域となるべき
領域、即ち、平面から見て制御ゲ−ト５と上記の拡散層
が形成される領域とによって囲まれた領域には、所望の
深さを有するトレンチ１１が形成される。このトレンチ
１１は、上記の拡散層が形成される領域に対して自己整
合で得られる。また、第１ポリシリコン膜３が部分的に
除去されるために、ストライプ状であった第１ポリシリ
コン膜３は、メモリセルトランジスタの浮遊ゲ−トとな
るように分離される。

【００５３】次に、図２１に示すように、図２０に示し
た構造上に、フォトレジストを塗布し、ホトリソグラフ
ィ法を用いて、トレンチ１１を各列毎にカバ−するスト
ライプ状のレジスト膜２５を得る。次いで、レジスト膜
２５および酸化膜２０をマスクに用いて、第１ゲ−ト酸
化膜２を介して基板１内にＮ型不純物（例えばヒ素）を
導入し、ソ−スおよびドレインの双方の機能を兼ね備え
たアイランド状の拡散層５１を得る。

【００５４】次に、図２２に示すように、レジスト膜２
５を剥離した後、図１０を参照して説明した製法と同様
な製法により、図２０に示した構造上に、ＣＶＤ法を用
いて酸化シリコン等を堆積し、層間絶縁膜３０を得て、
層間絶縁膜３０の選択された部分に、図示せぬコンタク
ト孔を形成する。そして、コンタクト孔内を、タングス
テン等の図示せぬ導電物で埋め込んだ後、層間絶縁膜３
０上にアルミニウム等でなるビット線ＢＬ１〜ＢＬ３を
形成する。

【００５５】尚、図２２中では、複数の制御ゲ−ト５が
それぞれ、図１６中の制御ゲ−ト線ＣＧ１〜ＣＧ４に対
応するために、参照符号５から参照符号ＣＧ１〜ＣＧ４
に代えて記載する。以上のような製造方法により、この
発明の第２の実施例に係わる半導体記憶装置を製造する
ことができる。

【００５６】次に、第２の実施例に係わる半導体記憶装
置のその他の製造方法について説明する。図２３〜図２
６はそれぞれ、その他の製造方法に従って、第２の実施
例に係わる半導体記憶装置を主要な工程毎に示した斜視
図である。

【００５７】図１９〜図２２を参照して説明した製造方
法では、トレンチ１１を形成した後に、レジスト膜２５
により、トレンチ１１上にマスクをかけてＮ型不純物の
注入を行った。

【００５８】このような製造方法では、１回の工程でト
レンチ１１を形成でき、基板１の表面を余り傷めずに済
む利点が有る。その反面、トレンチ１１上をレジスト膜
２５によりマスクをかけなければならないため、この工
程のためのリソグラフィが１度必要である。以下に説明
する製造方法は、上記のリソグラフィを省略して、図１
６〜図１８に示した装置を製造できるように改良したも
のである。

【００５９】まず、図４〜図６を参照して説明した方法
に従って製造した後、引き続き、図１１〜図１２を参照
して説明した方法に従って、図２３に示される構造を得
る。この時、図２３に示すように、将来、分離領域とな
るべき領域には、図１２に示す浅い溝４１と同様な浅い
溝４３が形成される。

【００６０】次に、図２４に示すように、レジスト膜２
１を剥離した後（尚、レジスト膜２１は必ずしも剥離さ
れる必要はない）、酸化膜２０をマスクに用いて、基板
１内にＮ型不純物（例えばヒ素）を導入し、ストライプ
状のＮ型拡散層４２を得る。この工程は、実質的に図１
３を参照して説明した工程と同じであるが、第１の実施
例に係わる装置では、ソ−ス拡散層７をストライプ状と
する必要があるために、浅い溝４１により生ずる段差部
分においても、Ｎ型拡散層４２を得る必要があった。し
かし、第２の実施例に係わる装置では、図１６に示すよ
うに拡散層５１がアイランド状となるために、Ｎ型拡散
層４２を必ずしもストライプ状とされなくても良い。

【００６１】次に、図２５に示すように、シリコンをエ
ッチングし易く、酸化シリコンをエッチングし難いエッ
チャントを用い、第１ゲ−ト酸化膜２、および酸化膜２
０をマスクに用いながら、浅い溝４３の底に露出した基
板１の表面をエッチングする。この時、基板１の表面を
エッチングすることによってＮ型拡散層４２も除去され
る。これにより、将来、分離領域となるべき領域には、
所望の深さを有するトレンチ１１が形成される。また、
トレンチ１１の形成により、将来、ソ−スおよびドレイ
ンの双方の機能を兼ね備えた拡散層となるべき領域はア
イランド状に分離される。このため、図２４に示したＮ
型拡散層４２は、上記の拡散層となるべき領域内におい
てアイランド状に分離され、拡散層５１となる。

【００６２】次に、図２６に示すように、図１０を参照
して説明した製法と同様な製法により、図２５に示した
構造上に、ＣＶＤ法を用いて酸化シリコン等を堆積し、
層間絶縁膜３０を得て、層間絶縁膜３０の選択された部
分に、図示せぬコンタクト孔を形成する。そして、コン
タクト孔内を、タングステン等の図示せぬ導電物で埋め
込んだ後、層間絶縁膜３０上にアルミニウム等でなるビ
ット線ＢＬ１〜ＢＬ３を形成する。

【００６３】尚、図２６中においても、図２２と同様、
複数の制御ゲ−ト５がそれぞれ、図１６中の制御ゲ−ト
線ＣＧ１〜ＣＧ４に対応するために、参照符号５から参
照符号ＣＧ１〜ＣＧ４に代えて記載されている。以上の
ような製造方法によっても、この発明の第２の実施例に
係わる半導体記憶装置を製造することができる。

【００６４】

【発明の効果】以上説明したように、この発明によれ
ば、メモリセルトランジスタの信頼性を損なわずに、メ
モリセルトランジスタの集積度を向上させることができ
る半導体記憶装置およびその製造方法を提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施例に係わる半導体
記憶装置が有しているメモリセルマトリクスの基本構造
を示したパタ−ン平面図。

【図２】図２は断面図であり、（ａ）図は図１中の２ａ
−２ａ線に沿った断面図、（ｂ）図は図１中の２ｂ−２
ｂ線に沿った断面図、（ｃ）図は図１中の２ｃ−２ｃ線
に沿った断面図、（ｄ）図は図１中の２ｄ−２ｄ線に沿
った断面図。

【図３】図３は第１の実施例に係わる半導体記憶装置の
概略的なブロック図。

【図４】図４は第１の実施例に係わる半導体記憶装置の
主要な製造工程を示す斜視図。

【図５】図５は第１の実施例に係わる半導体記憶装置の
主要な製造工程を示す斜視図。

【図６】図６は第１の実施例に係わる半導体記憶装置の
主要な製造工程を示す斜視図。

【図７】図７は第１の実施例に係わる半導体記憶装置の
主要な製造工程を示す斜視図。

【図８】図８は第１の実施例に係わる半導体記憶装置の
主要な製造工程を示す斜視図。

【図９】図９は第１の実施例に係わる半導体記憶装置の
主要な製造工程を示す斜視図。

【図１０】図10は第１の実施例に係わる半導体記憶装置
の主要な製造工程を示す斜視図。

【図１１】図11は第１の実施例に係わる半導体記憶装置
のその他の製法での主要な製造工程を示す斜視図。

【図１２】図12は第１の実施例に係わる半導体記憶装置
のその他の製法での主要な製造工程を示す斜視図。

【図１３】図13は第１の実施例に係わる半導体記憶装置
のその他の製法での主要な製造工程を示す斜視図。

【図１４】図14は第１の実施例に係わる半導体記憶装置
のその他の製法での主要な製造工程を示す斜視図。

【図１５】図15は第１の実施例に係わる半導体記憶装置
のその他の製法での主要な製造工程を示す斜視図。

【図１６】図16はこの発明の第２の実施例に係わる半導
体記憶装置が有しているメモリセルマトリクスの基本構
造を示したパタ−ン平面図。

【図１７】図17は断面図であり、（ａ）図は図16中の17
ａ−17ａ線に沿った断面図、（ｂ）図は図16中の17ｂ−
17ｂ線に沿った断面図、（ｃ）図は図16中の17ｃ−17ｃ
線に沿った断面図、（ｄ）図は図16中の17ｄ−17ｄ線に
沿った断面図。

【図１８】図18は第２の実施例に係わる半導体記憶装置
の概略的なブロック図。

【図１９】図19は第２の実施例に係わる半導体記憶装置
の主要な製造工程を示す斜視図。

【図２０】図20は第２の実施例に係わる半導体記憶装置
の主要な製造工程を示す斜視図。

【図２１】図21は第２の実施例に係わる半導体記憶装置
の主要な製造工程を示す斜視図。

【図２２】図22は第２の実施例に係わる半導体記憶装置
の主要な製造工程を示す斜視図。

【図２３】図23は第２の実施例に係わる半導体記憶装置
のその他の製法での主要な製造工程を示す斜視図。

【図２４】図24は第２の実施例に係わる半導体記憶装置
のその他の製法での主要な製造工程を示す斜視図。

【図２５】図25は第２の実施例に係わる半導体記憶装置
のその他の製法での主要な製造工程を示す斜視図。

【図２６】図26は第２の実施例に係わる半導体記憶装置
のその他の製法での主要な製造工程を示す斜視図。

【図２７】図27はＥＰＲＯＭのメモリセルマトリクスの
一般的なパタ−ン平面図。

【図２８】図28は断面図で、（ａ）図は図27中の28ａ−
28ａ線に沿う断面図、（ｂ）図は図27図中28ｂ−28ｂ線
に沿う断面図。

【図２９】図29は公知文献中に記載された図を示す図
で、（ａ）図は平面図、（ｂ）図は第５８５頁の斜視
図。

【符号の説明】

１…Ｐ型シリコン基板、２…ゲ−ト絶縁膜、３…浮遊ゲ
−ト、４…第２ゲ−ト絶縁膜、６…ドレイン拡散層、７
…ソ−ス拡散層、９…コンタクト領域、１０…メモリセ
ルマトリクス、１１…トレンチ、１２…チャネル領域、
１３…Ｐ型高濃度拡散層。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 21/76 H01L 27/115 H01L 29/788 H01L 29/792

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板上に行列状に配置された、しきい値を可
   変に調節するための電荷蓄積層を有するメモリセルトラ
   ンジスタと、 前記半導体基板に形成され、行方向に並ぶ前記メモリセ
   ルトランジスタのソース又はドレイン領域どうしを互い
   に分離する素子分離用トレンチと、 前記半導体基板に形成され、行方向に並ぶ前記メモリセ
   ルトランジスタのチャネル領域どうしを互いに分離する
   前記半導体基板の不純物濃度より高い不純物濃度を有す
   る前記半導体基板と同じ導電型の半導体層とを具備する
   ことを特徴とする半導体記憶装置。
2. 【請求項２】 第１導電型の半導体基板と、 前記半導体基板に形成され、互いに行方向に隣接する第
   ２導電型の第１、第２の拡散層と、 前記半導体基板に形成され、前記第１、第２の拡散層に
   対して列方向に隣接する第３の拡散層と、 前記第１の拡散層と前記第３の拡散層に接する第１のチ
   ャネル領域と、 前記第２の拡散層と前記第３の拡散層に接する第２のチ
   ャネル領域と、 前記第１の拡散層と前記第２の拡散層との間の前記半導
   体基板に形成された素子分離用トレンチと、 前記第１のチャネル領域と前記第２のチャネル領域との
   間の前記半導体基板に形成され、この半導体基板の不純
   物濃度より高い不純物濃度を有する第１導電型の半導体
   層と、 前記第１のチャネル領域上に、この第１のチャネル領域
   と絶縁されて形成された第１の浮遊ゲートと、 前記第２のチャネル領域上に、この第２のチャネル領域
   と絶縁されて形成された第２の浮遊ゲートと、 前記第１、第２の浮遊ゲート及び前記第１導電型の半導
   体層上に、これら第１、第２の浮遊ゲート及び前記第１
   導電型の半導体層と絶縁されて形成されたワード線とを
   具備することを特徴とする半導体記憶装置。
3. 【請求項３】 前記第１、第２の拡散層は、前記ワード
   線をゲートする第１、第２のメモリセルトランジスタそ
   れぞれのドレインとして機能し、 前記第３の拡散層は、前記第１、第２のメモリセルトラ
   ンジスタの共通ソースとして機能することを特徴とする
   請求項２に記載の半導体記憶装置。
4. 【請求項４】 第１導電型の半導体基板と、 前記半導体基板に形成され、互いに行方向に隣接する第
   ２導電型の第１、第２の拡散層と、 前記半導体基板に形成され、前記第１の拡散層に対して
   列方向に隣接する第２導電型の第３の拡散層、及び前記
   第２の拡散層に対して列方向に隣接する第２導電型の第
   ４の拡散層と、 前記第１の拡散層と前記第３の拡散層に接する第１のチ
   ャネル領域と、 前記第２の拡散層と前記第４の拡散層に接する第２のチ
   ャネル領域と、 前記第１の拡散層と前記第２の拡散層との間の前記半導
   体基板内に形成された第１の素子分離用トレンチと、 前記第３の拡散層と前記第４の拡散層との間の前記半導
   体基板内に形成された第２の素子分離用トレンチと、 前記第１のチャネル領域と前記第２のチャネル領域との
   間の前記半導体基板に形成され、この半導体基板の不純
   物濃度より高い不純物濃度を有する第１導電型の半導体
   層と、 前記第１のチャネル領域上に、この第１のチャネル領域
   と絶縁されて形成された第１の浮遊ゲートと、 前記第２のチャネル領域上に、この第２のチャネル領域
   と絶縁されて形成された第２の浮遊ゲートと、 前記第１、第２の浮遊ゲート及び前記第１導電型の半導
   体層上に、これら第１、第２の浮遊ゲート及び前記第１
   導電型の半導体層と絶縁されて形成されたワード線とを
   具備することを特徴とする半導体記憶装置。
5. 【請求項５】 前記第１、第２の拡散層は、前記ワード
   線をゲートする第１、第２のメモリセルトランジスタそ
   れぞれのソース／ドレインの一方として機能し、 前記第３、第４の拡散層は、前記第１、第２のメモリセ
   ルトランジスタのソース／ドレインの他方として機能す
   ることを特徴とする請求項４に記載の半導体記憶装置。
6. 【請求項６】 第１導電型の半導体基板上に、第１ゲー
   ト絶縁膜を形成する工程と、 前記第１ゲート絶縁膜上に、互いに離隔したストライプ
   状の第１導電体膜を形成する工程と、 前記ストライプ状の第１導電体膜間の前記半導体基板内
   に、前記半導体基板より高い不純物濃度を有する第１導
   電型の半導体層を形成する工程と、 前記ストライプ状の第１導電体膜及び前記半導体基板上
   に、第２ゲート絶縁膜を形成する工程と、 前記第２ゲート絶縁膜上に、互いに離隔し、かつ前記ス
   トライプ状の第１導電体膜に対して交差するストライプ
   状の第２導電体膜を形成する工程と、 前記ストライプ状の第１導電体膜のうち、前記ストライ
   プ状の第２導電体膜間から露呈した部分の上から前記第
   ２ゲート絶縁膜を除去する工程と、 前記ストライプ状の第２導電体膜間のうち、後にドレイ
   ン拡散層が並ぶ第２導電体膜間で、かつ前記ストライプ
   状の第１導電体膜間の前記半導体基板上から前記第１ゲ
   ート絶縁膜を除去する工程と、 前記第１ゲート絶縁膜をストッパに用い、前記ストライ
   プ状の第２導電体膜間から前記ストライプ状の第１導電
   体膜を除去するとともに、前記ストライプ状の第２導電
   体膜間のうち、後にドレイン拡散層が並ぶ第２導電体膜
   間で、かつ前記ストライプ状の第１導電体膜間の前記半
   導体基板内に素子分離用トレンチを形成する工程と、 前記ストライプ状の第２導電体膜間のうち、前記素子分
   離用トレンチを除く前記半導体基板内に、第２導電型の
   ソース拡散層及び第２導電型のドレイン拡散層を形成す
   る工程とを具備することを特徴とする半導体記憶装置の
   製造方法。
7. 【請求項７】 第１導電型の半導体基板上に、第１ゲー
   ト絶縁膜を形成する工程と、 前記第１ゲート絶縁膜上に、互いに離隔したストライプ
   状の第１導電体膜を形成する工程と、 前記ストライプ状の第１導電体膜間の前記半導体基板内
   に、前記半導体基板より高い不純物濃度を有する第１導
   電型の半導体層を形成する工程と、 前記ストライプ状の第１導電体膜及び前記半導体基板上
   に、第２ゲート絶縁膜を形成する工程と、 前記第２ゲート絶縁膜上に、互いに離隔し、かつ前記ス
   トライプ状の第１導電体膜に対して交差するストライプ
   状の第２導電体膜を形成する工程と、 前記ストライプ状の第１導電体膜のうち、前記ストライ
   プ状の第２導電体膜間から露呈した部分を除去するとと
   もに、前記ストライプ状の第２導電体膜間のうち、後に
   ドレイン拡散層が並ぶ第２導電体膜間で、かつ前記スト
   ライプ状の第１導電体膜間の前記半導体基板上から前記
   第１ゲート絶縁膜を除去する工程と、 前記ストライプ状の第２導電体膜間の前記半導体基板内
   に、第２導電型の拡散層を形成する工程と、 前記ストライプ状の第２導電体膜間のうち、後にソース
   拡散層が並ぶ第２導電体膜間を被覆し、前記第１ゲート
   絶縁膜をマスクに用い、後にドレイン拡散層が並ぶ第２
   導電体間で、かつ前記ストライプ状の第１導電体膜間の
   前記半導体基板内に素子分離用トレンチを形成するとと
   もに、前記第２導電型の拡散層をソース拡散層及びドレ
   イン拡散層とする工程とを具備することを特徴とする半
   導体記憶装置の製造方法。
8. 【請求項８】 第１導電型の半導体基板上に、第１ゲー
   ト絶縁膜を形成する工程と、 前記第１ゲート絶縁膜上に、互いに離隔したストライプ
   状の第１導電体膜を形成する工程と、 前記ストライプ状の第１導電体膜間の前記半導体基板内
   に、前記半導体基板より高い不純物濃度を有する第１導
   電型の半導体層を形成する工程と、 前記ストライプ状の第１導電体膜及び前記半導体基板上
   に、第２ゲート絶縁膜を形成する工程と、 前記第２ゲート絶縁膜上に、互いに離隔し、かつ前記ス
   トライプ状の第１導電体膜に対して交差するストライプ
   状の第２導電体膜を形成する工程と、 前記ストライプ状の第１導電体膜のうち、前記ストライ
   プ状の第２導電体膜間から露呈した部分上から前記第２
   ゲート絶縁膜を除去する工程と、 前記ストライプ状の第２導電体膜間で、かつ前記ストラ
   イプ状の第１導電体膜間の前記半導体基板上から前記第
   １ゲート絶縁膜を除去する工程と、 前記第１ゲート絶縁膜をストッパに用い、前記ストライ
   プ状の第２導電体膜間から前記ストライプ状の第１導電
   体膜を除去するとともに、このストライプ状の第２導電
   体膜間で、かつ前記ストライプ状の第１導電体膜間の前
   記半導体基板内に素子分離用トレンチを形成する工程
   と、 前記ストライプ状の第２導電体膜間のうち、前記素子分
   離用トレンチを除く前記半導体基板内に、第２導電型の
   ソース拡散層及び第２導電型のドレイン拡散層を形成す
   る工程とを具備することを特徴とする半導体記憶装置の
   製造方法。
9. 【請求項９】 第１導電型の半導体基板上に、第１ゲー
   ト絶縁膜を形成する工程と、 前記第１ゲート絶縁膜上に、互いに離隔したストライプ
   状の第１導電体膜を形成する工程と、 前記ストライプ状の第１導電体膜間の前記半導体基板内
   に、前記半導体基板より高い不純物濃度を有する第１導
   電型の半導体層を形成する工程と、 前記ストライプ状の第１導電体膜及び前記半導体基板上
   に、第２ゲート絶縁膜を形成する工程と、 前記第２ゲート絶縁膜上に、互いに離隔し、かつ前記ス
   トライプ状の第１導電体膜に対して交差するストライプ
   状の第２導電体膜を形成する工程と、 前記ストライプ状の第１導電体膜のうち、前記ストライ
   プ状の第２導電体膜間から露呈した部分を除去するとと
   もに、前記ストライプ状の第２導電体膜間で、かつ前記
   ストライプ状の第１導電体膜間の前記半導体基板上から
   前記第１ゲート絶縁膜を除去する工程と、 前記ストライプ状の第２導電体膜間の前記半導体基板内
   に、第２導電型の拡散層を形成する工程と、 前記第１ゲート絶縁膜をマスクに用い、前記ストライプ
   状の第２導電体膜間で、かつ前記ストライプ状の第１導
   電体膜間の前記半導体基板内に素子分離用トレンチを形
   成するとともに、前記第２導電型の拡散層をソース／ド
   レイン拡散層とする工程とを具備することを特徴とする
   半導体記憶装置の製造方法。