JP4945165B2 - 半導体装置の製造方法 - Google Patents
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Description
S. Aritome et al, "A 0.67um2 SELF-ALIGNED SHLLOW TRENCH ISOLATION CELL(SA-STI CELL) FOR 3V-only 256Mbit NAND EEPROMs", IEDM, pp61-64, 1994
第1実施形態は、この発明の実施形態の基本となるものであり、隣接した導電物パターンどうしがショートすること、例えば、隣接した浮遊ゲートどうしがショートすることを抑制できる手順、およびその流れの一例を示す例である。
第2実施形態は、第1実施形態を実際の製造工程に適用したときの第1の例である。
第3実施形態は、第1実施形態を実際の製造工程に適用したときの第2の例である。
)間には、導電体膜11が挟まれるから、第2実施形態に比較してワード線方向に沿って隣接する浮遊ゲート間の容量を小さくすることができる。浮遊ゲート間の容量を小さくできることから、隣接する浮遊ゲートの電位に起因したメモリセルのしきい値変動、いわゆる近接効果を受け難い構造である。このように、第3実施形態に従って得られたメモリセルは、近接効果を受け難い構造を有するから、メモリセルの更なる微細化にも有利である。
第4実施形態は、第1実施形態を実際の製造工程に適用したときの第3の例である。
第5実施形態は、上記実施形態に係る製造方法に従って製造された不揮発性半導体メモリを有する半導体集積回路装置の例である。
第6実施形態は、第5実施形態と同様に半導体集積回路装置の例である。
第7実施形態は、第5、第6実施形態と同様に半導体集積回路装置の例である。
第8実施形態は、第6実施形態の変形である。
図73A、及び図73Bは第8実施形態に係る半導体集積回路装置から得られる利点1を説明するための図、図74A、及び図74Bは参考例を示す図である。
LFG < LCG − 2MA − 2tIGI
の関係を有するように設定すると良い。
図76は第8実施形態に係る半導体集積回路装置から得られる利点2を説明するための図、図77は参考例を示す図である。
図82は第8実施形態に係る半導体集積回路装置から得られる利点3を説明するための図、図83は参考例を示す図である。
を具備する半導体装置の製造方法。
LFG < LCG − 2MA − 2tIGIの関係を有する。
Claims (5)
- 半導体基板上に、第一の絶縁膜を形成する工程と、
前記第一の絶縁膜上に、第一の導電体膜を形成する工程と、
前記第一の導電体膜上に、第二の絶縁膜を形成する工程と、
前記第二の絶縁膜および前記第一の導電体膜を、第一のライン アンド スペースパターンにエッチングする工程と、
前記第二の絶縁膜、前記第一の導電体膜、前記第一の絶縁膜および前記半導体基板を、前記第一のライン アンド スペースパターンに直交する第二のライン アンド スペースパターンでエッチングする工程と、
前記エッチングされた領域に第三の絶縁膜を埋め込む工程と、
前記第二の絶縁膜を除去する工程と、
前記第一の導電体膜および前記第三の絶縁膜上に、第四の絶縁膜を堆積する工程と、
前記第四の絶縁膜上に、第二の導電体膜を堆積する工程と、
前記第二の導電体膜を、第一のライン アンド スペースパターンと平行な第三のライン アンド スペースパターンにエッチングする工程と
を具備することを特徴とする半導体装置の製造方法。 - 前記第四の絶縁膜を堆積する前に、前記エッチングされた領域に埋め込まれた第三の絶縁膜を前記第一の導電体膜の膜厚の途中までエッチングしておくことを特徴とする請求項1に記載の半導体装置の製造方法。
- 半導体基板上に、第一の絶縁膜を形成する工程と、
前記第一の絶縁膜上に、第一の導電体膜を形成する工程と、
前記第一の導電体膜上に、第二の絶縁膜を形成する工程と、
前記第二の絶縁膜および前記第一の導電体膜を、第一のライン アンド スペースパターンにエッチングする工程と、
前記第二の絶縁膜、前記第一の導電体膜、前記第一の絶縁膜および前記半導体基板を、前記第一のライン アンド スペースパターンに直交する第二のライン アンド スペースパターンにエッチングする工程と、
前記エッチングされた領域に、第三の絶縁膜を埋め込む工程と、
前記第三の絶縁膜を、前記第二の絶縁膜の途中までエッチングする工程と、
前記エッチングされた領域上に、シリコン膜を形成する工程と、
前記シリコン膜に不純物を、前記第一のライン アンド スペースパターンに平行、かつ、前記半導体基板に対して斜めの角度から注入する工程と、
前記シリコン膜のうち、前記不純物が注入されていない部分をエッチングする工程と、
前記シリコン膜のうち、残った部分および前記第二の絶縁膜をマスクに用いて前記第三の絶縁膜を、前記第一の導電体膜の膜厚の途中までエッチングする工程と、
前記シリコン膜のうち、前記残った部分および前記第二の絶縁膜を除去する工程と、
前記第一の導電体膜および前記第三の絶縁膜上に、第四の絶縁膜を形成する工程と、
前記第四の絶縁膜上に、第二の導電体膜を堆積する工程と、
前記第二の導電膜を後退させて、この第二の導電体による埋め込み配線を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 前記シリコン膜に注入する不純物は、ボロンイオンもしくはボロンを含むイオンであることを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記不純物を注入する注入角度が、前記第二のライン アンド スペースパターンのスペース幅と前記シリコン膜より表面側の前記第二の絶縁膜の高さで決まる角度よりも大きな角度であることを特徴とする請求項3に記載の半導体装置の製造方法。
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