以下、この発明の実施形態のいくつかを、図面を参照して説明する。なお、図面においては、同一の部分については同一の参照符号を付す。
(第1実施形態)
第1実施形態は、この発明の実施形態の基本となるものであり、隣接した導電物パターンどうしがショートすること、例えば、隣接した浮遊ゲートどうしがショートすることを抑制できる手順、およびその流れの一例を示す例である。
第1実施形態は、端的には、スタックゲート型のNAND型フラッシュメモリが備えるメモリセルの浮遊ゲートをワード線方向に沿って分離した後に、シャロートレンチを形成して上記浮遊ゲートをビット線方向に沿って分離する。
このように、第1実施形態は、テーパーを発生させるシャロートレンチを形成する前に、浮遊ゲートをワード線方向に沿って分離することで、浮遊ゲートの、ワード線方向に沿った分離が不十分となることを抑制する。この結果、スタックゲート型のNAND型フラッシュメモリを歩留り良く製造することができる。
図1は、この発明の第1実施形態に係る半導体装置の製造方法の流れの一例を示す流れ図である。
まず、図1中のST1に示すように、半導体基板上にトンネル絶縁膜を形成する。次いで、トンネル絶縁膜上に浮遊ゲート(FG)用導電体膜を堆積する。
次に、ST2に示すように、浮遊ゲート用導電体膜上に、浮遊ゲートをワード線方向に沿って分離するための分離用マスクパターンを形成する。次いで、分離用マスクパターンをエッチングのマスクに用いて浮遊ゲート用導電体膜をエッチングし、浮遊ゲート用導電体膜をワード線方向に沿って分離する。
次に、ST3に示すように、分離用マスクパターンを除去した後、半導体基板および浮遊ゲート用導電体膜上に素子領域(AA)マスクパターンを形成する。次いで、素子領域マスクパターンをエッチングのマスクに用いて浮遊ゲート用導電体膜および半導体基板をエッチングし、半導体基板にシャロートレンチを形成すると同時に、浮遊ゲート用導電体膜をビット線方向に沿って分離する。
次に、ST4に示すように、半導体基板に形成されたシャロートレンチに絶縁物を埋め込む。次いで、半導体基板、浮遊ゲート用導電体膜および絶縁物上に、浮遊ゲートとワード線とを絶縁するインターポリ絶縁膜を形成する。次に、インターポリ絶縁膜上にワード線用導電体膜を堆積する。
次に、ST5に示すように、ワード線用導電体膜上にワード線マスクパターンを形成する。次いで、ワード線マスクパターンをエッチングのマスクに用いてワード線用導電体膜、およびインターポリ絶縁膜をドライエッチングし、ワード線(WL)を形成する。
このように、第1実施形態によれば、テーパーを発生させるシャロートレンチを形成する前に、浮遊ゲートをワード線方向に沿って分離する。即ち、シャロートレンチに埋め込まれた絶縁物にテーパーつく前に、浮遊ゲートはワード線方向に沿って分離されるから、上記テーパーによって生じた陰の部分に浮遊ゲートが残ることがない。従って、浮遊ゲートの、ワード線方向に沿った分離が不十分となることは抑制される。この結果、スタックゲート型のNAND型フラッシュメモリを、歩留り良く製造することができる。
(第2実施形態)
第2実施形態は、第1実施形態を実際の製造工程に適用したときの第1の例である。
図2、4、6、8、10、12、14、16、18、20は、この発明の第2実施形態に係る半導体装置の製造方法の一例を、主要な製造工程順に示す平面図である。図3A、3B、5A、5B、7A、7B、9A、9B、11A、11B、13A、13B、15A、15B、17A、17B、19A、19B、21A、21Bは、この発明の第2実施形態に係る半導体装置の製造方法の一例を、主要な製造工程順に示す断面図である。
まず、図2、図3Aおよび図3Bに示すように、シリコン基板4上にトンネル絶縁膜5を形成する。その形成方法の一例はシリコン基板4を約8nmの厚さに熱酸化することである。次いで、トンネル絶縁膜5上に浮遊ゲートとなる導電体膜6を形成する。導電体膜6の一例はリンがドープされたリンドープトポリシリコン膜である。その形成方法の一例は、トンネル絶縁膜5上に、LP-CVD(減圧CVD)法を用いてリンドープトポリシリコンを約140nm堆積することである。次いで、リンドープトポリシリコン膜6上にキャップ層となる絶縁膜(CAP)7を形成する。絶縁膜7の一例は窒化シリコン膜である。その形成方法の一例は、リンドープトポリシリコン膜6上に、LP-CVD法を用いて窒化シリコンを約70nm堆積することである。次いで、窒化シリコン膜7上にフォトレジスト(PR)を塗布し、フォトレジスト膜を形成する。次いで、リソグラフィー法を用いてフォトレジスト膜をパターニングし、浮遊ゲートをワード線方向に沿って分離するための分離用マスクパターン8を形成する。
次に、図4、図5Aおよび図5Bに示すように、分離用マスクパターン8をエッチングのマスクに用いて窒化シリコン膜7およびリンドープトポリシリコン膜6をドライエッチングする。次いで、分離用マスクパターン8をアッシングし、除去する。
次に、図6、図7Aおよび図7Bに示すように、窒化シリコン膜7およびトンネル絶縁膜5(又はシリコン基板4)上に絶縁物(II)14を堆積する。絶縁物14の一例は二酸化シリコン膜である。その形成方法の一例は、窒化シリコン膜7およびトンネル絶縁膜5(又はシリコン基板4)上に、P-CVD(プラズマCVD)法を用いて二酸化シリコンを、リンドープトポリシリコン膜6間の空間が埋め込まれる厚さに堆積することである。次いで、窒化シリコン膜7をポリッシングのストッパーに用いて二酸化シリコン膜14を化学−機械的研磨(CMP)し、リンドープトポリシリコン膜6間の空間を二酸化シリコン膜14によって埋め込む。
次に、図8、図9Aおよび図9Bに示すように、窒化シリコン膜14および二酸化シリコン膜14上にフォトレジスト(PR)を塗布し、フォトレジスト膜を形成する。次いで、リソグラフィー法を用いてフォトレジスト膜をパターニングし、素子領域(AA)マスクパターン8´を形成する。
次に、図10、図11Aおよび図11Bに示すように、素子領域マスクパターン8´をエッチングのマスクに用いて窒化シリコン膜7、二酸化シリコン膜14、リンドープトポリシリコン膜6およびトンネル絶縁膜5をエッチングし、さらに、シリコン基板4をエッチングし、シリコン基板4にシャロートレンチ(ST)を形成する。次いで、素子領域マスクパターン8´をアッシングし、除去する。
次に、図12、図13Aおよび図13Bに示すように、窒化シリコン膜7、二酸化シリコン膜14およびシリコン基板4上に絶縁物9を堆積する。絶縁物9の一例は二酸化シリコン膜である。その形成方法の一例は、窒化シリコン膜7、二酸化シリコン膜14およびシリコン基板4上に、P-CVD(プラズマCVD)法を用いて二酸化シリコンを、シャロートレンチ(ST)が埋め込まれる厚さに堆積することである。次いで、窒化シリコン膜7をポリッシングのストッパーに用いて二酸化シリコン膜9を化学−機械的研磨(CMP)し、シャロートレンチ(ST)を二酸化シリコン膜9によって埋め込む。これにより、シリコン基板4には、素子領域(AA)を画定する素子分離領域(シャロートレンチアイソレーション(STI))が形成される。
次に、図14、図15Aおよび図15Bに示すように、二酸化シリコン膜9、14をエッチングのマスクに用いて窒化シリコン膜7をウェットエッチングし、窒化シリコン膜7を除去し、リンドープトポリシリコン膜6の上面を露出させる。
次に、図16、図17Aおよび図17Bに示すように、二酸化シリコン膜9、14およびリンドープトポリシリコン膜6上にインターポリ絶縁物10を堆積する。インターポリ絶縁物10は、浮遊ゲートと制御ゲート(ワード線)とを絶縁する絶縁物である。絶縁物10の一例は二酸化シリコン膜である。その形成方法の一例は、二酸化シリコン膜9、14およびリンドープトポリシリコン膜6上に、LP-CVD(減圧CVD)法を用いて二酸化シリコンを堆積することである。次いで、二酸化シリコン膜10上に導電物11を堆積する。導電物11は制御ゲート(ワード線)となる導電物である。導電物11の一例は、リンドープトポリシリコン膜である。その形成方法の一例は、二酸化シリコン膜10上に、LP-CVD(減圧CVD)法を用いてリンドープトポリシリコンを堆積することである。次いで、リンドープトポリシリコン膜11上に絶縁物12を堆積する。絶縁膜12の一例は窒化シリコン膜である。その形成方法の一例は、リンドープトポリシリコン膜11上に、LP-CVD法を用いて窒化シリコンを堆積することである。
次に、図18、図19Aおよび図19Bに示すように、窒化シリコン膜12上にフォトレジスト(PR)を塗布し、フォトレジスト膜を形成する。次いで、リソグラフィー法を用いてフォトレジスト膜をパターニングし、ワード線マスクパターン13を形成する。
次に、図20、図21Aおよび図21Bに示すように、ワード線マスクパターン13をエッチングのマスクに用いて窒化シリコン膜12をドライエッチングし、引き続き、リンドープトポリシリコン膜11をドライエッチングする。次いで、ワード線マスクパターン13をアッシングし、除去する。
以上の工程により、スタックゲート型のNAND型フラッシュメモリが備えるメモリセルアレイが形成される。
第2実施形態においても、第1実施形態と同様に、二酸化シリコン膜9にテーパーを発生させるシャロートレンチ(ST)を形成する前に、浮遊ゲートとなるリンドープトポリシリコン膜6をワード線方向に沿って分離する(図4、図5Aおよび図5Bに示す工程)。
即ち、シャロートレンチ(ST)に埋め込まれた二酸化シリコン膜9にテーパーつく前に、リンドープトポリシリコン膜6はワード線方向に沿って分離されるから、上記テーパーによって生じた陰の部分にリンドープトポリシリコン膜6が残ることがない。従って、リンドープトポリシリコン膜6の、ワード線方向に沿った分離が不十分となることは抑制される。この結果、第2実施形態においても、第1実施形態と同様に、スタックゲート型のNAND型フラッシュメモリを、歩留り良く製造することができる。
(第3実施形態)
第3実施形態は、第1実施形態を実際の製造工程に適用したときの第2の例である。
第3実施形態が第2実施形態と、特に、異なるところは、第2実施形態の図12、図13A、図13Bに示す工程において、シャロートレンチ(ST)を埋め込む絶縁膜(STI)9の上面を浮遊ゲートとなる導電体膜6の側面途中まで下げ、導電体膜6の側面を露出させるところにある。
図22A、図22B〜図26A、図26Bは、この発明の第3実施形態に係る半導体装置の製造方法の一例を主要な製造工程順に示した断面図である。なお、図22A〜図26Aに示す断面は図12〜図20に示すA−A線に沿った断面に相当し、同じく図22B〜図26Bに示す断面は図12〜図20に示すB−B線に沿った断面に相当する。
まず、第2実施形態において説明した図10、図11Aおよび図11Bまでの工程と同様に、シリコン基板4にシャロートレンチ(ST)まで形成する。
次に、図22Aおよび図22Bに示すように、窒化シリコン膜7、二酸化シリコン膜14およびシリコン基板4上に絶縁物9を堆積し、シャロートレンチ(ST)を埋め込む。絶縁物9の一例は、第1実施形態と同様に二酸化シリコン膜で良く、その形成方法の一例は第1実施形態と同様で良い。次いで、窒化シリコン膜7をエッチングのマスクに用いて二酸化シリコン膜9をドライエッチングする。本例では二酸化シリコン膜9を、導電体膜6、本例ではリンドープトポリシリコン膜6の側面途中までドライエッチングする。二酸化シリコン膜9の上面はリンドープトポリシリコン膜6の側面途中まで下がる。これにより、リンドープトポリシリコン膜6の側面は露出される。これにより、シリコン基板4には、素子領域(AA)を画定する素子分離領域(シャロートレンチアイソレーション(STI))が形成される。
なお、本例ではリンドープトポリシリコン膜6間の空間を埋め込む絶縁膜14が二酸化シリコン膜14であることから、この二酸化シリコン膜14も二酸化シリコン膜9と同時にドライエッチングされる。このため、特に、図22Bに示すように、二酸化シリコン膜14の上面は、二酸化シリコン膜9の上面とともにリンドープトポリシリコン膜6の側面途中まで下がる。
次に、図23Aおよび図23Bに示すように、二酸化シリコン膜9、14をエッチングのマスクに用いて窒化シリコン膜7をウェットエッチングし、窒化シリコン膜7を除去する。
次に、図24Aおよび図24Bに示すように、二酸化シリコン膜9、14およびリンドープトポリシリコン膜6上にインターポリ絶縁物10を堆積する。インターポリ絶縁物10の一例は第2実施形態と同じで良く、二酸化シリコン膜である。その形成方法の一例も第2実施形態と同じで良い。次いで、二酸化シリコン膜10上に導電物11を堆積する。導電物11の一例は第2実施形態と同じで良く、リンドープトポリシリコン膜である。その形成方法の一例も第2実施形態と同じで良い。次いで、リンドープトポリシリコン膜11上に絶縁物12を堆積する。絶縁膜12の一例もまた第2実施形態と同じであり、窒化シリコン膜である。その形成方法の一例もまた第2実施形態と同じである。
次に、図25Aおよび図25Bに示すように、窒化シリコン膜12上にフォトレジスト(PR)を塗布し、フォトレジスト膜を形成する。次いで、リソグラフィー法を用いてフォトレジスト膜をパターニングし、ワード線マスクパターン13を形成する。
次に、図26Aおよび図26Bに示すように、ワード線マスクパターン13をエッチングのマスクに用いて窒化シリコン膜12をドライエッチングし、引き続き、リンドープトポリシリコン膜11をドライエッチングする。次いで、ワード線マスクパターン13をアッシングし、除去する。
以上の工程により、スタックゲート型のNAND型フラッシュメモリが備えるメモリセルアレイが形成される。
第3実施形態においても、第1、第2実施形態と同様に、二酸化シリコン膜9にテーパーを発生させるシャロートレンチ(ST)を形成する前に、浮遊ゲートとなるリンドープトポリシリコン膜6をワード線方向に沿って分離する。このため、第1、第2実施形態と同様に、上記テーパーによって生じた陰の部分にリンドープトポリシリコン膜6が残ることがない。従って、リンドープトポリシリコン膜6の、ワード線方向に沿った分離が不十分となることは抑制される。この結果、第3実施形態においても、第1、第2実施形態と同様に、スタックゲート型のNAND型フラッシュメモリを、歩留り良く製造することができる。
さらに、第3実施形態によれば、シャロートレンチ(ST)を埋め込む絶縁膜(STI)9の上面を、浮遊ゲートとなる導電体膜6の側面途中まで下げて、導電体膜6の側面を露出させる。このため、第2実施形態に比較して、例えば、図26Aに良く示されるように、導電体膜6と導電体膜11との対向面積をより広く得ることができ、浮遊ゲートと制御ゲート(ワード線)との間の容量を、第2実施形態に比較して大きくすることが可能になる。
さらに、特に、図26Aに示すように、ワード線方向に沿った浮遊ゲート(参照符号6
)間には、導電体膜11が挟まれるから、第2実施形態に比較してワード線方向に沿って隣接する浮遊ゲート間の容量を小さくすることができる。浮遊ゲート間の容量を小さくできることから、隣接する浮遊ゲートの電位に起因したメモリセルのしきい値変動、いわゆる近接効果を受け難い構造である。このように、第3実施形態に従って得られたメモリセルは、近接効果を受け難い構造を有するから、メモリセルの更なる微細化にも有利である。
(第4実施形態)
第4実施形態は、第1実施形態を実際の製造工程に適用したときの第3の例である。
図27、29、31、33、35、37、39、41は、この発明の第4実施形態に係る半導体装置の製造方法の一例を、主要な製造工程順に示す平面図である。図28A、28B、30A、30B、32A、32B、34A、34B、36A、36B、38A、38B、40A、40B、42A、42Bは、この発明の第4実施形態に係る半導体装置の製造方法の一例を、主要な製造工程順に示す断面図である。
まず、図27、図28Aおよび図28Bに示すように、第2実施形態において説明した図12、図13Aおよび図13Bまでの工程と同様に、シリコン基板4にシャロートレンチ(ST)を形成し、このシャロートレンチを絶縁膜9、本例では二酸化シリコン膜9によって埋め込む。ただし、本例では、絶縁膜(CAP)7の厚さ、本例では窒化シリコン膜7の厚さは、第2、第3実施形態のときの厚さよりも、厚く形成しておく。
次に、図29、図30Aおよび図30Bに示すように、窒化シリコン膜7をエッチングのマスクに用いて二酸化シリコン膜9および14をドライエッチング、又はウェットエッチングする。本例では、二酸化シリコン膜9および14を、窒化シリコン膜7の側面途中までドライエッチング、又はウェットエッチングする。二酸化シリコン膜9の上面および二酸化シリコン膜14の上面は窒化シリコン膜7の側面途中まで下がる。
次に、図31、図32Aおよび図32Bに示すように、窒化シリコン膜7、二酸化シリコン膜9および14上に、例えば、アモルファスシリコンをLP-CVD(減圧CVD)法を用いて堆積し、アモルファスシリコン膜15を形成する。次いで、窒化シリコン膜7をポリッシングのストッパーに用いてアモルファスシリコン膜15を化学−機械的研磨(CMP)する。引き続き、窒化シリコン膜7をエッチングのマスクに用いてアモルファスシリコン膜15ドライエッチングし、アモルファスシリコン膜15をリセスする。これにより、アモルファスシリコン膜15を、柱状に残った窒化シリコン膜7の周囲に残す。
次に、図33、図34Aおよび図34Bに示すように、ボロンイオン(B+)16を、本例ではワード線方向に平行で、かつ、シリコン基板4に対して斜め方向からイオン注入する。注入角度を調整すると、アモルファスシリコン膜15には窒化シリコン膜7によって陰になる部分ができる。この陰になる部分には、ボロンイオン(B+)16が注入されないようにできる。これによって、アモルファスシリコン膜15には、ワード線方向に平行に、選択的にボロンイオン(B+)16が注入された領域15´(ボロンドープトアモルファスシリコン膜)が得られる。
次に、図35、図36Aおよび図36Bに示すように、窒化シリコン膜7をエッチングのマスクに用いて、アモルファスシリコン膜15を、例えば、アルカリ系のエッチャントを用いてウェットエッチングする。このとき、アモルファスシリコン膜15のうち、ボロンドープトアモルファスシリコン膜15´の領域は、アルカリエッチングのレートがこれ以外の領域に比較して遅くなるため、エッチングされずに残る。
次に、図37、図38Aおよび図38Bに示すように、窒化シリコン膜7およびボロンドープトアモルファスシリコン膜15´をエッチングのマスクに用いて二酸化シリコン膜9をドライエッチングする。本例では、二酸化シリコン膜9を、リンドープトポリシリコン膜6の側面途中までドライエッチングする。これにより、二酸化シリコン膜9の上面をリンドープトポリシリコン膜7の側面途中まで下げる。これにより、リンドープトポリシリコン膜7の側面が露出する。
次に、図39、図40Aおよび図40Bに示すように、窒化シリコン膜7および二酸化シリコン膜9をエッチングのマスクに用いてボロンドープトアモルファスシリコン膜15´をドライエッチングし、ボロンドープトアモルファスシリコン膜15´を除去する。次いで、二酸化シリコン膜9および14をエッチングのマスクに用いて窒化シリコン膜7をウェットエッチングし、窒化シリコン膜7を除去して、リンドープトポリシリコン膜7の上面を露出させる。
次に、図41、図42Aおよび図42Bに示すように、二酸化シリコン膜9、14およびリンドープトポリシリコン膜6上にインターポリ絶縁物10を堆積する。インターポリ絶縁物10の一例は第2実施形態と同じで良く、二酸化シリコン膜である。その形成方法の一例も第2実施形態と同じで良い。次いで、二酸化シリコン膜10上に導電物11を堆積する。導電物11の一例は第2実施形態と同じで良く、リンドープトポリシリコン膜である。その形成方法の一例も第2実施形態と同じで良い。次いで、二酸化シリコン膜10をポリッシングのストッパーに用いてリンドープトポリシリコン膜11を化学−機械的研磨(CMP)し、二酸化シリコン膜9および14が交互に配置されるパターン間に生じた空間をリンドープトポリシリコン膜11によって埋め込む。これにより、第2、第3実施形態とは異なり、ワード線マスクパターンを用いることなく、ワード線(WL)が形成される。
以上の工程により、スタックゲート型のNAND型フラッシュメモリが備えるメモリセルアレイが形成される。
第4実施形態においても、第1〜第3実施形態と同様に、二酸化シリコン膜9にテーパーを発生させるシャロートレンチ(ST)を形成する前に、浮遊ゲートとなるリンドープトポリシリコン膜6をワード線方向に沿って分離する。このため、第1〜第3実施形態と同様に、上記テーパーによって生じた陰の部分にリンドープトポリシリコン膜6が残ることがない。
また、第4実施形態によれば、第3実施形態と同様に、絶縁膜(STI)9の上面を、浮遊ゲートとなる導電体膜6の側面途中まで下げて導電体膜6の側面を露出させるので、第3実施形態と同様に、浮遊ゲートと制御ゲート(ワード線)との間の容量を、第2実施形態に比較してより大きくすることが可能になる。また、第3実施形態と同様に、ワード線方向に沿った浮遊ゲート(参照符号6)間には導電体膜11が挟まれるから、第2実施形態に比較してワード線方向に沿って隣接する浮遊ゲート間の容量を小さくすることができる。
さらに、第4実施形態によれば、ワード線が、シャロートレンチ(ST)を形成する前に形成した浮遊ゲートとなる導電体膜6に対して自己整合的に形成される。このため、第1〜第4実施形態に比較して浮遊ゲートと制御ゲート(ワード線)との間のリソグラフィーの合わせズレによる容量のバラつきがない。さらに、ワード線を形成するためのリソグラフィー工程も不要となるから、第1〜第4実施形態に比較して製造コストを削減することも可能である。
(第5実施形態)
第5実施形態は、上記実施形態に係る製造方法に従って製造された不揮発性半導体メモリを有する半導体集積回路装置の例である。
図48、及び図49は、この発明の第5実施形態に係る半導体集積回路装置の一例を示す断面図である。図48はワード線方向に沿う断面図であり、例えば、図21A等に示す断面に対応する。図49はビット線方向に沿う断面図であり、例えば、図21B等に示す断面に対応する。なお、図48、及び図49は、ビット線が形成された時点の断面を示す。
図50、図51、及び図52は、この発明の第5実施形態に係る半導体集積回路装置の一例を示す斜視図である。図50は、浮遊ゲートとなる導電体膜6上からキャップ層となる絶縁膜7を除去した時点を示しており、例えば、図14、図15A、及び図15Bに示す工程を示した斜視図に対応する。図51は、図51に示す構造上に、ゲート間絶縁膜(インターポリ絶縁物)10を形成した時点における斜視図であり、図52は、ワード線を形成した時点における斜視図である。
図48〜図52に示すように、半導体基板4は、表面に第1の方向に延びる素子分離領域9、及びこの素子分離領域9によって区画された素子領域AAを有する。本例では、半導体基板4はP型シリコン基板(又はP型ウェル)である。本例では、素子分離領域9はシャロートレンチに絶縁物を埋め込んだシャロートレンチ アイソレーションであり、第1の方向はビット線方向である。素子領域AAはメモリセルトランジスタ、及びブロック選択トランジスタのソース、ドレイン、及びチャネルが形成される箇所であり、本例では素子分離領域に沿って第1の方向(ビット線方向)に延びる。素子領域AA上にはゲート絶縁膜5が形成される。本例ではNAND型フラッシュメモリを想定しているから、ゲート絶縁膜5はトンネル絶縁膜であり、その一例は二酸化シリコン膜である。ゲート絶縁膜5上には電荷蓄積層6が形成される。本例ではスタックゲート型メモリセルトランジスタを想定しているから、電荷蓄積層6は浮遊ゲートである。電荷蓄積層6の素子分離領域9に沿った側面21、22は素子分離領域9に接する。素子領域AA上方には電荷蓄積層6を第1の方向(ビット線方向)に沿って分離する絶縁膜14が形成される。本例では、絶縁膜14は二酸化シリコン膜であり、絶縁膜14は素子領域AA上に形成されたゲート絶縁膜5上に形成される。なお、絶縁膜14下のゲート絶縁膜5は無くても良い。一つの電荷蓄積層6(図中FG)に着目すると、電荷蓄積層6の素子分離領域9に沿った側面に交差する2つの側面23、24のうち、一つの絶縁膜14(14L)が側面23に接し、もう一つの絶縁膜14(14R)が側面24に接する。
本例では、電荷蓄積層6の上面25の位置は、絶縁膜14の上面26の位置、及び素子分離領域9の上面27の位置よりも低い。
絶縁膜14上、電荷蓄積層6、及び素子分離領域9上にはゲート間絶縁膜(インターポリ絶縁物)10が形成される。本例では、ゲート間絶縁膜10は二酸化シリコンであり、図50に示す構造の全面上に形成される。
ゲート間絶縁膜10上には制御ゲート(ワード線)11が形成される。本例では、制御ゲートは第1の方向(ビット線方向)に交差する第2の方向(ワード線方向)に延びる。制御ゲート11は、電荷蓄積層6にゲート間絶縁膜10を介して対向する。本例では、制御ゲート11上にキャップ層となる絶縁膜12が形成されているが、この絶縁膜12は無くても良い。ゲート間絶縁膜10上、及び制御ゲート11(本例では絶縁膜12)上には、層間絶縁膜25が形成される。層間絶縁膜25上にはビット線BLが形成される。また、絶縁膜14下方の素子領域AAには、半導体基板4とは逆導電型(本例ではn型)の拡散層29が形成される。拡散層29は、メモリセルトランジスタのソース/ドレイン領域として機能する。なお、拡散層29の形成工程は、第1〜第4実施形態では省略したが、第2実施形態を例示すると、例えば、図4、図5A、及び図5Bに示す工程において、導電膜6をパターニングした後に、絶縁膜7をマスクに用いてn型の不純物を基板4にイオン注入することで形成することができる。
図53A〜図53Cは、第5実施形態に係る半導体集積回路装置から得られる利点を説明するための図、図54A〜図54Cは第5実施形態の参考例に係る半導体集積回路装置を示す図である。
まず、参考例を用いて現状のNAND型フラッシュメモリが抱える事情を説明する。
図54A〜図54Cには、NAND型フラッシュメモリのメモリセルトランジスタのビット線方向に沿った断面が示される。
NAND型フラッシュメモリは、記憶容量の大規模化の要請に従って年々微細化されている。特に、ビット線方向に沿った断面においては、ビット線方向に沿ったメモリセルトランジスタのゲート長の短縮が進展している。これは、ゲート長を短縮することで、ビット線方向に並ぶメモリセルトランジスタを詰めるためである。この傾向に従って、制御ゲート(ワード線)11の断面形状は縦長になりつつある。制御ゲート11の抵抗値の増加を抑えるためである。つまり、電荷蓄積層(浮遊ゲート)6と制御ゲート(ワード線)11とをスタックしたスタック型ゲート構造の断面形状は縦長になりつつある。この傾向を図54A〜図54Cに示す。
スタックゲート構造の断面形状を表す指標としてアスペクト比がある。本明細書におけるアスペクト比は(高さH/ゲート長L)とする。図54Aにはアスペクト比3/2=1.5のスタックゲート構造を持つメモリセルトランジスタが、図54Bにはアスペクト比3/1=3のスタックゲート構造を持つメモリセルトランジスタが、図54Cにはアスペクト比3/0.5=6のスタックゲート構造を持つメモリセルトランジスタが示される。アスペクト比が高いと、スタックゲート構造は縦長になる。縦長のスタックゲート構造が抱える事情は、スタックゲート構造の加工が困難である、ということである。例えば、縦長のスタックゲート構造では、エッチングのマスクとなるフォトレジストがエッチング中に倒れやすくなる。
対して、第5実施形態は、制御ゲート11、及び電荷蓄積層6を一度に加工するのではなく、電荷蓄積層6を先に加工した後、制御ゲート11を加工する。さらに、電荷蓄積層6の加工後に、電荷蓄積層6の側面21、22に沿って素子分離領域9を形成し、電荷蓄積層6の側面23、24に沿って絶縁膜14を形成する。従って、図53A〜図53Cに示すように、スタックゲート構造のアスペクト比が高くなったとしても、実際の加工は素子分離領域9、及び絶縁膜14まで、あるいは素子分離領域9、及び絶縁膜14上に形成されたゲート間絶縁膜10までで良い。つまり、実際に加工する構造は、アスペクト比が低い構造で済む。図53Aには図54Aと同様にアスペクト比3/2=1.5のスタックゲート構造を持つメモリセルトランジスタが示されるが、実際の加工は、1.5未満のアスペクト比(高さH´)で済む。例えば、高さH´を、高さHの1/3と仮定すると、アスペクト比1/2=0.5となる。同様に、図53Bには図54Bと同様にアスペクト比3/1=3のスタックゲート構造を持つメモリセルトランジスタが示される。高さH´を、高さHの1/3と仮定すると、アスペクト比1/1=1となる。図53Cには図54Cと同様に、アスペクト比3/0.5=6のスタックゲート構造を持つメモリセルトランジスタが示される。高さH´を、高さHの1/3と仮定すると、アスペクト比1/0.5=2となる。
このように、第5実施形態によれば、電荷蓄積層6を先に加工した後、制御ゲート11を加工する。さらに、電荷蓄積層6の側面21、22に沿って素子分離領域9を形成し、電荷蓄積層6の側面23、24に沿って絶縁膜14を形成するので、加工される部分のアスペクト比を低下させることができ、スタックゲート構造が加工しやすい、という利点を得ることができる。
さらに、第5実施形態は、制御ゲート11を形成した後においても、絶縁膜14上にゲート間絶縁膜10を残す。この構造によれば、制御ゲート11の抵抗値を下げるために、制御ゲート11に低抵抗メタルを用いたとき、このメタルがゲート絶縁膜(本例ではトンネル絶縁膜)5に拡散することを防止できる、という利点を得ることができる。
低抵抗メタルの材料例は、コバルト(Co)、ニッケル(Ni)、チタン(Ti)、Coシリサイド、Niシリサイド、Tiシリサイド、タングステン(W)、アルミニウム(Al)、銅(Cu)である。
これらのメタルを制御ゲート11に用いる場合に、第5実施形態の構造は有利である。
(第6実施形態)
第6実施形態は、第5実施形態と同様に半導体集積回路装置の例である。
図55、及び図56は、この発明の第6実施形態に係る半導体集積回路装置の一例を示す断面図である。図55はワード線方向に沿う断面図であり、例えば、図26A等に示す断面に対応する。図56はビット線方向に沿う断面図であり、例えば、図26B等に示す断面に対応する。なお、図55、及び図56は、ビット線が形成された時点の断面を示す。
図57、図58、及び図59は、この発明の第6実施形態に係る半導体集積回路装置の一例を示す斜視図である。図57は、浮遊ゲートとなる導電体膜6上からキャップ層となる絶縁膜7を除去した時点を示しており、例えば、図23A、及び図23Bに示す工程を示した斜視図に対応する。図58は、図57に示す構造上に、ゲート間絶縁膜(インターポリ絶縁物)10を形成した時点における斜視図であり、図59は、ワード線を形成した時点における斜視図である。
第6実施形態が第5実施形態と異なるところは、電荷蓄積層6の上面25の位置が、図56に示すように絶縁膜14の上面26の位置よりも高く、かつ、図55に示すように、素子分離領域9の上面27の位置よりも高いところである。これ以外は、第5実施形態と同様であるので説明は省略する。
第6実施形態においても、第5実施形態と同様に、電荷蓄積層6を先に加工した後、制御ゲート11を加工する。さらに、電荷蓄積層6の加工後に、電荷蓄積層6の側面21、22に沿って素子分離領域9を形成し、電荷蓄積層6の側面23、24に沿って絶縁膜14を形成する。このため、第6実施形態においても、加工される部分のアスペクト比を低下させることができる。従って、スタックゲート構造を加工しやすい、という利点を得ることができる。
さらに、第6実施形態においても、第5実施形態と同様に、制御ゲート11を形成した後、絶縁膜14上にゲート間絶縁膜10を残すので、制御ゲート11に低抵抗メタルを用いたとき、このメタルがゲート絶縁膜(本例ではトンネル絶縁膜)5に拡散することを防止できる。
特に、制御ゲート11に、コバルト(Co)、ニッケル(Ni)、チタン(Ti)、Coシリサイド、Niシリサイド、Tiシリサイド、タングステン(W)、アルミニウム(Al)、銅(Cu)を用いる場合に、第6実施形態の構造は有利である。
(第7実施形態)
第7実施形態は、第5、第6実施形態と同様に半導体集積回路装置の例である。
図60、及び図61は、この発明の第5実施形態に係る半導体集積回路装置の一例を示す断面図である。図60はワード線方向に沿う断面図であり、例えば、図42A等に示す断面に対応する。図61はビット線方向に沿う断面図であり、例えば、図42B等に示す断面に対応する。なお、図60、及び図61は、ビット線が形成された時点の断面を示す。
図62、図63、及び図64は、この発明の第7実施形態に係る半導体集積回路装置の一例を示す斜視図である。図62は、浮遊ゲートとなる導電体膜6上からキャップ層となる絶縁膜7を除去した時点を示しており、例えば、図39、図40A、及び図40Bに示す工程を示した斜視図に対応する。図63は、図62に示す構造上に、ゲート間絶縁膜(インターポリ絶縁物)10を形成した時点における斜視図であり、図64は、ワード線を形成した時点における斜視図である。
第7実施形態が第5実施形態と異なるところは、電荷蓄積層6の上面25の位置が、図61に示すように絶縁膜14の上面26の位置よりも低く、かつ、図60に示すように、素子分離領域9の制御ゲート11下における上面27の位置よりも高いところである。
第7実施形態によれば、制御ゲート11は、図62、図63に示す絶縁膜14、及び素子分離領域9に形成された溝32に埋め込み形成されるので、制御ゲート11を形成するためのリソグラフィー工程が不要である。これは、第4実施形態において説明した通りである。
さらに、本例では、図62〜図64に良く示されるように、ゲート間絶縁膜10、絶縁膜14、及び素子分離領域9上における上面30の位置は、制御ゲート11の上面31と位置と同じである。
この構成によれば、次のような利点を得ることができる。
図65A〜図65Cは第7実施形態に係る半導体集積回路装置から得られる利点を説明するための図、図66A〜図66Cは第7実施形態の参考例に係る半導体集積回路装置を示す図である。
まず、参考例を用いて現状のNAND型フラッシュメモリが抱える事情を説明する。
図66A〜図66Cに示すように、制御ゲート11に電気的配線を接続する際には、層間絶縁膜28´にコンタクト孔32、及び導電性コンタクト(プラグ)33が形成される。本参考例では、層間絶縁膜28´は素子分離領域9上に形成される。
層間絶縁膜28´と素子分離領域9とが同じ絶縁物、例えば、二酸化シリコンであった場合、図66Bに示すコンタクト孔32を形成するときに、エッチングが層間絶縁膜28´から素子分離領域9まで達することがある。エッチングは、加工条件によるバラつきが大きいためである。素子分離領域9に対するエッチングの量は、チップ内の位置、あるいはウェーハにおける位置、あるいはウェーハ毎に変わりやすい。これは、制御ゲート11と導電性コンタクト33とのコンタクト面積をバラつかせ、さらには、コンタクト孔32の深さ、即ち導電性コンタクト33の大きさをバラつかせる。これらのバラつきは、制御ゲート11の電気的特性に影響を与える。制御ゲート11を制御する回路から制御ゲート11までの配線34、導電性コンタクト33を介した抵抗値、及びその配線容量が変わるからである。制御ゲート11は、本例ではワード線であるから上記抵抗値、及び配線容量が変わる、ということは、ワード線のCR時定数がバラつく、ということである。
ワード線のCR時定数のバラつきは、例えば、読み出し動作、及び書き込み動作の高速化を妨げる。例えば、ワード線への読み出し電圧、及び書き込み電圧の印加時間は、電気的特性が最も悪いワード線にあわせなければならないからである。
また、近時、メモリセルが記憶するデータの多値化が3値、4値、8値、16値、32値…と進展しているが、多値化が進展するにつれ、ワード線に印加する読み出し電圧、及びベリファイ読み出し電圧は細かく設定される。例えば、8値ならば、読み出し電圧、及びベリファイ読み出し電圧の設定数はそれぞれ“7”であり、16値ならばそれぞれ“15”、32値ならばそれぞれ“31”である。ある決まった電圧の範囲内に、例えば、“7×2=14”、“15×2=30”、“31×2=62”もの電圧を設定するためには、ワード線のCR時定数のバラつきは、より小さくなければ困難である。
なお、本明細書では、多値不揮発性半導体メモリは、1つのメモリセルトランジスタに、3値(1.5ビット)以上のデータを記憶させるメモリを指す。
対して、第7実施形態によれば、図65A〜図65Cに示すように、図中の断面では素子分離領域9上に、ゲート間絶縁膜10が形成される。制御ゲート11上、及びゲート間絶縁膜10上には層間絶縁膜28´が形成される。層間絶縁膜28´は、制御ゲート11の上面31、及びゲート間絶縁膜10の上面30を露出させるコンタクト孔32を有する。
さらに、層間絶縁膜28´はゲート間絶縁膜10とは異なる絶縁物でなる。
このような構成によれば、層間絶縁膜28´をエッチングし、コンタクト孔32を形成するとき、ゲート間絶縁膜10がエッチングのストッパーに利用できる。エッチングはゲート間絶縁膜10で止まるから、素子分離領域9に達することはない。この結果、図65Bに示すように、コンタクト孔32から露出する制御ゲート11の面積は、決まった大きさになる。このようなコンタクト孔32に、導電性コンタクト33を形成すれば、制御ゲート11を制御する回路から制御ゲート11までの配線34、導電性コンタクト33を介した抵抗値、及びその配線容量は、ゲート間絶縁膜10が無い場合に比較して変わり難い。
制御ゲート11は、本例ではワード線である。従って、本例では、ワード線のCR時定数がバラつき難い。ワード線のCR時定数がバラつき難くなることで、本例は、不揮発性半導体メモリ、例えば、NAND型フラッシュメモリの動作の高速化に有利である。さらには、ワード線のCR時定数がバラつき難いことで、ワード線に多くの電圧を設定し易くなるから、多値NAND型フラッシュメモリにも有用である。
図65Cに示した導電性コンタクト33の適用の一例を、図67に示す。
図67に示すように、図65に示した導電性コンタクト33は、アドレスデコード回路、本例ではロウデコーダの出力からの配線34と、メモリセルアレイに配置された制御ゲート11、本例ではワード線WLとを接続する導電性コンタクトに使うことができる。
なお、第7実施形態においても、第5、第6実施形態と同様に、制御ゲート11を形成した後、絶縁膜14上にゲート間絶縁膜10を残すので、制御ゲート11に低抵抗メタルを用いたとき、このメタルがゲート絶縁膜(本例ではトンネル絶縁膜)5に拡散することを防止できる。
特に、制御ゲート11に、コバルト(Co)、ニッケル(Ni)、チタン(Ti)、Coシリサイド、Niシリサイド、Tiシリサイド、タングステン(W)、アルミニウム(Al)、銅(Cu)を用いる場合に、第7実施形態の構造は有利である。
(第8実施形態)
第8実施形態は、第6実施形態の変形である。
図68、及び図69は、この発明の第8実施形態に係る半導体集積回路装置の一例を示す断面図である。図68はワード線方向に沿う断面図であり、例えば、図26A等に示す断面に対応する。図69はビット線方向に沿う断面図であり、例えば、図26B等に示す断面に対応する。なお、図68、及び図69は、ビット線が形成された時点の断面を示す。
図70、図71、及び図72は、この発明の第8実施形態に係る半導体集積回路装置の一例を示す斜視図である。図70は、浮遊ゲートとなる導電体膜6上からキャップ層となる絶縁膜7を除去した時点を示しており、例えば、図23A、及び図23Bに示す工程を示した斜視図に対応する。図71は、図70に示す構造上に、ゲート間絶縁膜(インターポリ絶縁物)10を形成した時点における斜視図であり、図72は、ワード線を形成した時点における斜視図である。
第8実施形態が第6実施形態と異なるところは、電荷蓄積層6の第1の方向に沿った長さ、本例ではビット線方向に沿った長さ(以下、浮遊ゲート長と略す)LFGが、制御ゲート11の第1の方向に沿った長さ、本例ではビット線方向に沿った長さ(以下、制御ゲート長と略す)LCGよりも短いことである。例えば、図69に示される。
第8実施形態による利点の一つは、第6実施形態に比較して、電荷蓄積層6と制御ゲート11との結合容量C1を、電荷蓄積層6下方のチャネルと電荷蓄積層6との結合容量C2よりも大きくできること、にある。即ち、容量結合比C1/C2を大きくできる。
例えば、図70から図71にかけて示されるように、第8実施形態では、ゲート間絶縁膜10が、電荷蓄積層6の上面25上と、電荷蓄積層6の第1の方向、本例ではビット線方向に沿った2つの側面21、22上と、同じく電荷蓄積層6の第2の方向、本例ではワード線方向に沿った2つの側面23、24上とに、ゲート間絶縁膜10が形成される。
さらに、制御ゲート11は、電荷蓄積層6の上面25、電荷蓄積層6の第1の方向(本例ではビット線方向)に沿った2つの側面21、22、及び第2の方向(本例ではワード線方向)に沿った2つの側面23、24にゲート間絶縁膜10を介して対向する。これにより、制御ゲート11が、電荷蓄積層6の上面25、及びその側面21、22にゲート間絶縁膜10を介して対向する第6実施形態に比較して、電荷蓄積層6と制御ゲート11との結合容量C1を大きくすることができる。容量結合比C1/C2が大きいと、データを書き込むとき、電荷蓄積層6に電荷が注入され易くなり、書き込み動作の高速化に有利となる。
さらに、第8実施形態によれば、第6実施形態に比較して、以下の3つの利点1〜利点3を、さらに得ることができる。
(利点1) マスクの合わせズレに強い。
(利点2) 近接効果を受け難い。
(利点3) チャネルの電位を上昇させ易い。
以下、3つの利点について順次説明する。
(利点1)
図73A、及び図73Bは第8実施形態に係る半導体集積回路装置から得られる利点1を説明するための図、図74A、及び図74Bは参考例を示す図である。
まず、参考例から説明する。
図74A、及び図74Bに示す参考例は、制御ゲート長LCGと浮遊ゲート長LFGとが等しい場合である。
この場合、ビット線方向にマスクの合わせズレが起こると、図74Bに示すように、制御ゲート11は、電荷蓄積層6の側面23、24のどちらか一方にゲート間絶縁膜10を介して対向する。図74Aに示す状態と図74Bに示す状態とが異なるところは、制御ゲート11が、電荷蓄積層6の上面25のみと対向するか、側面23、24のいずれか一方と上面25とに対向するかである。これは、図74Aに示す状態と図74Bに示す状態とでは容量結合比C1/C2が違う、ということである。容量結合比C1/C2が違うと、例えば、チップ毎に、容量結合比C1/C2が変わる。これは、例えば、チップ間の書き込み特性のバラつきを拡大させる原因となる。このバラつきも、例えば、書き込み動作の高速化を妨げる。書き込み電圧の印加時間や、書き込み電圧の印加パルス回数は、書き込み特性が最も悪いメモリセルトランジスタにあわせなければならないからである。
対して、第8実施形態によれば、図73Aに示すように、電荷蓄積層6は、側面23、24、及び上面25にゲート間絶縁膜10を介して対向する。このため、図73Bに示すように、ビット線方向にマスクの合わせズレが起こった場合でも、電荷蓄積層6は、側面23、24、及び上面25にゲート間絶縁膜10を介して対向するので、容量結合比C1/C2は変わらない。従って、第8実施形態はマスクの合わせズレに強く、例えば、チップ間の書き込み特性のバラつきが拡大し難い。これは、例えば、書き込み動作の高速化に有利である。
なお、利点1をより良く得るためには、図75に示すように、制御ゲート11の第1の方向(本例ではビット線方向)に沿った長さをLCG、電荷蓄積層6の第2の方向(本例ではワード線方向)に沿った側面23、24上のゲート間絶縁膜10の厚さをtIGI、制御ゲート11を加工する際の第1の方向に沿ったアライメントマージンをMAとしたとき、電荷蓄積層6の第1の方向に沿った長さLFGは、
LFG < LCG − 2MA − 2tIGI
の関係を有するように設定すると良い。
このような関係に必ずしも設定しなくても、チップ間の書き込み特性のバラつきが少なくなる、という利点を得ることができるが、上記関係に設定すると、チップ間の書き込み特性のバラつきは、さらに少なくなる。
(利点2)
図76は第8実施形態に係る半導体集積回路装置から得られる利点2を説明するための図、図77は参考例を示す図である。
図76に示すように、第8実施形態は、電荷蓄積層6どうしの距離PFG-FGが図77に示す参考例に比較して広い。これによる利点は次の通りである。
NAND型フラッシュメモリのメモリセルトランジスタは微細化が進み、電荷蓄積層6どうしの距離PFG-FGが狭くなってきている。さらには、記憶情報の多値化が進んでおり、記憶情報に対応したしきい値電圧分布幅も狭くなってきている。これらの傾向が進むに連れて、今までは現れにくかった現象、例えば、隣接したメモリセルトランジスタの電荷蓄積層6の電位に起因したしきい値変動等の現象が現れるようになってきた。このしきい値変動は、近接効果と呼ばれる。近接効果は、データ書き込み済のメモリセルのしきい値を変動させる。これは、しきい値分布幅を狭くしようとする際の弊害となる。
近接効果について簡単に説明する。
不揮発性半導体メモリ、例えば、NAND型フラッシュメモリは、データをページ毎に書き込む。つまり、1つのページに対する書き込みが終わると、次のページの書き込みに移る。ページはワード線単位で設定されることが一般的である。データは、ビット線から最も離れたソース側のメモリセルトランジスタ(以下メモリセル)から、順番にビット線側のメモリセルに向かって書き込まれる。最初は、例えば、ワード線WL1に接続されたメモリセルMC1にデータを書き込む(図78A参照)、次に、ワード線WL2に接続されたメモリセルMC2にデータを書き込む(図78B参照)。
ここで、メモリセルMC2にデータ“0”を書き込む、と仮定する。データ“0”を書き込むと、メモリセルMC2の電荷蓄積層FG2には電子eが注入され、電荷蓄積層FG2の電位が下がる。電荷蓄積層FG2は、ビット線方向に沿ってメモリセルMC1の電荷蓄積層FG1と絶縁物を介して隣接する。電荷蓄積層FG2は、電荷蓄積層FG1と寄生容量Cffを介して電気的に結合する。電子eが注入されて電荷蓄積層FG2の電位が下がると、電荷蓄積層FG1は電荷蓄積層FG2と容量結合し、電荷蓄積層FG1の電位が下がる。メモリセルMC1は書き込み済である。書き込み済のメモリセルMC1の電荷蓄積層FG1の電位が下がる、ということは、書き込み済のメモリセルMC1のしきい値Vthが変化した、ということである。これが近接効果である。近接効果を受ける前のメモリセルのしきい値分布Dwを図79Aに、近接効果を受けた後のしきい値分布Dw´を図79Bに示す。
図79A、及び図79Bに示すように、近接効果は、書き込み済のメモリセルのしきい値分布幅Dwを、分布幅Dw´に拡大させる。これは、しきい値電圧分布を狙い通りの範囲内に制御することを難くする。
この近接効果は、図79A、及び図79Bに示す2値メモリばかりでなく、多値メモリにも発生する。特に、多値メモリは、2値メモリに比較してしきい値電圧分布幅Dwを狭くしなければならないので、上記近接効果の影響は大である。例として、図80A、及び図80Bに4値メモリが近接効果を受けた場合を、図81A、及び図81Bに8値メモリが近接効果を受けた場合を示す。図80Aから図81Bにかけて示すように、記憶情報の値が増えるにつれてしきい値分布幅Dwが狭くなり、近接効果に対するマージンが小さくなっていくことが分かる。
対して、第8実施形態によれば、図76に示すように、電荷蓄積層6どうしの距離PFG-FGが図77に示す参考例に比較して広くなるので、寄生容量Cffは小さくなる。寄生容量Cffが小さくなることで、データ書き込み済のメモリセルのしきい値の変動は、図77に示す参考例に比較して小さくなる。
従って、第8実施形態は近接効果を受け難い。
さらに、本例では、電荷蓄積層6どうしの間に、制御ゲート11がある。例えば、図76に、参照符号40によって示される部分である。制御ゲートは、データ書き込み時に電位が固定されるから、電荷蓄積層6の電位の変動は、より抑制される。
この観点からも近接効果を受け難い。
このような第8実施形態は、例えば、3値以上、例えば、4値、8値、16値、…、といった多値不揮発性半導体メモリに有用である。
(利点3)
図82は第8実施形態に係る半導体集積回路装置から得られる利点3を説明するための図、図83は参考例を示す図である。
図82に示すように、第8実施形態は、制御ゲート11と基板4との距離DCG-SUBが図83に示す参考例に比較して近い。これによる利点は次の通りである。
NAND型フラッシュメモリは、メモリセルトランジスタにデータを書き込む前に、データを書き込むブロック内の全ての電荷蓄積層6から電荷、本例では電子を放出させ、データを消去する。本明細書では、データが消去された状態を2値メモリではデータ“1”、4値メモリではデータ“11”、8値メモリではデータ“111”とする(図79A、図80A、図81A参照)。
データを書き込む際には、電子が放出された電荷蓄積層6に、電子を注入するか否かで、データの“0”、“1”を書き込む。電子を注入すると、データ“1”はデータ“0”に変わる(データ“0”書き込み)。電子を注入しないと、電荷蓄積層6は消去状態を維持する、又は多値メモリでは先の書き込み状態を維持するため、データ“1”のままとなる(データ“1”書き込み)。
データ“0”書き込みの場合には、制御ゲート11と選択されたメモリセルトランジスタのチャネルとの間の電位差を大きくする。例えば、選択されたメモリセルトランジスタの制御ゲート11に書き込み電圧Vpgmを与え、選択されたメモリセルトランジスタのチャネルを低い電圧、例えば、0Vとする。
反対に、データ“1”書き込みの場合には、制御ゲート11と選択されたメモリセルトランジスタのチャネルとの間の電位差を小さくすれば良い。例えば、選択されたメモリセルトランジスタの制御ゲート11には書き込み電圧Vpgmが与えられるが、選択されたメモリセルトランジスタのチャネルには、電圧Vpgmに近い電圧を与えれば良い。チャネルの電圧を、電圧Vpgmに近い電圧とするための技術として、セルフブースト方式と呼ばれる方式がある。
セルフブースト方式について簡単に説明する。
図84は、この発明が適用されたNAND型フラッシュメモリの1ブロック分を示すビット線方向に沿った断面図である。
図84に示すように、NAND型フラッシュメモリの1ブロックは、ソース側ブロック選択トランジスタSTSnからドレイン側ブロック選択トランジスタSTDnまでである。本例では、ソース側ブロック選択トランジスタSTSnとドレイン側ブロック選択トランジスタSTDnとの間には、32個のメモリセルMC1〜MC32が直列に接続される。
データをメモリセルMC1〜MC32に書き込む前には、メモリセルMC1〜MC32の電荷蓄積層6から電子を、例えば、基板4に放出させる。メモリセルMC1〜MC32の電荷蓄積層6から電子が放出された状態で、データを書き込む。
図85は、セルフブースト書き込み方式を示す動作波形図である。
図85中に示すように、時刻t1において、書き込みデータ“0”か“1”かに応じてビット線BLに電圧を印加する。本例では、データ“0”書き込みの場合にはビット線BLに“0V”を印加し、データ“1”書き込みの場合には“書き込み抑制電位”、本例では、“電源電圧Vdd”を印加する。
次に、時刻t2において、ソース側ブロック選択トランジスタSTSnのゲートSGSnを0Vとした状態で、ドレイン側ブロック選択トランジスタSTDnのゲートSGDnに電圧Vsgを印加する。トランジスタSTSnはオフ、トランジスタSTDnはオンとなり、選択されたブロックのチャネルには、0V、又はVddの電圧が供給される。この状態を、図85に示す。ワード線WL1〜WL32の電位は0Vであるが、メモリセルMC1〜MC32は消去状態であり、しきい値電圧は、例えば、0V未満となっている。従って、メモリセルMC31〜MC32のチャネルは導通し、例えば、最もソース側のメモリセルMC1のチャネルまで、0V、又はVddが転送される(状態I)。
次に、時刻t3において、SGDnの電圧を電圧Vsgから電圧Vsgdに下げる。電圧Vsgdは、トランジスタSTDnがビット線BLの電圧が0Vならばオンし、Vddならばオフする電圧である。この結果、チャネルの電圧がVddであれば、チャネルは電気的に浮遊(フローティング)状態となる。
次に、時刻t4において、選択したワード線、本例ではワード線WL1の電圧を0Vから書き込み電圧Vpgmに上げ、非選択ワード線、本例ではワード線WL2〜WL32の電圧を0Vから中間電圧Vpassに上げる。チャネルが電気的に浮遊になっていると、図87に示すように、チャネルはワード線WL1〜WL32に容量結合する。
即ち、本例では、電荷蓄積層6への電荷注入を抑制するとき、電荷蓄積層6下方の素子領域に生ずるチャネルを電気的に浮遊として、チャネルの電位を、制御ゲート11の電位に容量結合させる。この結果、チャネルの電位は、VddからVboostに上昇する(状態II)。
Vboostが、書き込み電圧Vpgmに近いと、制御ゲート11と電荷蓄積層6との間の電位差が小さくなるので、電荷蓄積層6への電子の注入は抑制される。
第8実施形態によれば、図82に示すように、制御ゲート11の下面が、絶縁膜14下方の素子領域に形成された半導体基板4とは逆導電型のソース/ドレイン拡散層29に、少なくとも絶縁膜14、及びゲート間絶縁膜10を介して対向する。このため、制御ゲート11と基板4との距離DCG-SUBが図83に示す参考例に比較して近くなる。距離DCG-SUBが近くなることで、チャネルは、制御ゲート11に、より容量結合されやすくなる。つまり、Vboostを、書き込み電圧Vpgmに近づけ易いので、電荷蓄積層6への電子の注入を、より強く抑制することができる。このため、データ“1”を書き込む際に、誤ってデータ“0”が書き込まれることを抑制できる。
また、多値メモリにおいては、先に書き込んだしきい値電圧を維持したい場合に、そのしきい値電圧の変化を、より強く抑制できるので、狭いしきい値電圧分布も得易くなる。
このような観点からも、第8実施形態は、例えば、3値以上、例えば、4値、8値、16値、…、といった多値不揮発性半導体メモリに有用である。
さらに、上記実施形態は以下の態様を含む。
(1) 半導体基板上に、第一の絶縁膜を形成する工程と、前記第一の絶縁膜上に、第一の導電体膜を形成する工程と、前記第一の導電体膜上に、第二の絶縁膜を形成する工程と、前記第二の絶縁膜および前記第一の導電体膜を、第一のライン アンド スペースパターンにエッチングする工程と、前記第二の絶縁膜、前記第一の導電体膜、前記第一の絶縁膜および前記半導体基板を、前記第一のライン アンド スペースパターンに直交する第二のライン アンド スペースパターンでエッチングする工程と、前記エッチングされた領域に第三の絶縁膜を埋め込む工程と、前記第二の絶縁膜を除去する工程と、前記第一の導電体膜および前記第三の絶縁膜上に、第四の絶縁膜を堆積する工程と、前記第四の絶縁膜上に、第二の導電体膜を堆積する工程と、前記第二の導電体膜を、第一のライン アンド スペースパターンと平行な第三のライン アンド スペースパターンにエッチングする工程と
を具備する半導体装置の製造方法。
(2) (1)の態様に係る半導体装置の製造方法であって、前記第四の絶縁膜を堆積する前に、前記エッチングされた領域に埋め込まれた第三の絶縁膜を前記第一の導電体膜の膜厚の途中までエッチングしておく半導体装置の製造方法。
(3) 半導体基板上に、第一の絶縁膜を形成する工程と、前記第一の絶縁膜上に、第一の導電体膜を形成する工程と、前記第一の導電体膜上に、第二の絶縁膜を形成する工程と、前記第二の絶縁膜および第一の導電体膜を、第一のライン アンド スペースパターンにエッチングする工程と、前記第二の絶縁膜、前記第一の導電体膜、前記第一の絶縁膜および半導体基板を、前記第一のライン アンド スペースパターンに直交する第二のライン アンド スペースパターンにエッチングする工程と、前記エッチングされた領域に、第三の絶縁膜を埋め込む工程と、前記第三の絶縁膜を、前記第二の絶縁膜の途中までエッチングする工程と、前記エッチングされた領域上に、膜を形成する工程と、前記膜に不純物を、第一のライン アンド スペースパターンに平行、かつ、半導体基板に対して斜めの角度から注入する工程と、前記膜のうち、前記不純物が注入されていない部分をエッチングする工程と、前記膜のうち、残った部分および前記第二の絶縁膜をマスクに用いて前記第三の絶縁膜を、第一の導電体膜の膜厚の途中までエッチングする工程と、前記膜のうち、前記残った部分および前記第二の絶縁膜を除去する工程と、前記第一の導電体膜および前記第三の絶縁膜上に、第四の絶縁膜を形成する工程と、前記第四の絶縁膜上に、第二の導電体膜を堆積する工程と、前記第二の導電膜を後退させて、この第二の導電体による埋め込み配線を形成する工程とを具備する半導体装置の製造方法。
(4) (3)の態様に係る半導体装置の製造方法であって、前記膜に注入する不純物は、ボロンイオンもしくはボロンを含むイオンである半導体装置の製造方法。
(5) (3)の態様に係る半導体装置の製造方法であって、前記不純物を注入する注入角度が、第二のライン アンド スペースパターンのスペース幅とシリコン膜より表面側の第二の絶縁膜の高さで決まる角度よりも大きな角度である半導体装置の製造方法。
(6) 表面に第1の方向に延びる素子分離領域、及びこの素子分離領域によって区画された素子領域を有する半導体基板と、前記素子領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記素子分離領域に沿った側面を前記素子分離領域に接する電荷蓄積層と、前記素子領域上方に形成され、前記電荷蓄積層の前記素子分離領域に沿った側面に交差する2つの側面の1つに接する第1の絶縁膜と、前記素子領域上方に形成され、前記電荷蓄積層の前記素子分離領域に沿った側面に交差する2つの側面の残りの1つに接する第2の絶縁膜と、前記第1、第2の絶縁膜上、前記電荷蓄積層上、及び前記素子分離領域上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成され、前記電荷蓄積層に前記ゲート間絶縁膜を介して対向する前記第1の方向に交差する第2の方向に延びる制御ゲートとを具備する半導体集積回路装置。
(7) (6)の態様に係る半導体集積回路装置であって、前記電荷蓄積層の上面の位置は、前記第1、第2の絶縁膜の上面の位置、及び前記素子分離領域の上面の位置よりも低い。
(8) (6)の態様に係る半導体集積回路装置であって、前記電荷蓄積層の上面の位置は、前記第1、第2の絶縁膜の上面の位置、及び前記素子分離領域の上面の位置よりも高い。
(9) (6)の態様に係る半導体集積回路装置であって、前記電荷蓄積層の上面の位置は、前記第1、第2の絶縁膜の上面の位置よりも低く、前記素子分離領域の前記制御ゲート下における上面の位置よりも高い。
(10) (9)の態様に係る半導体集積回路装置であって、前記ゲート間絶縁膜の、前記第1の絶縁膜、前記第2絶縁膜、及び前記素子分離領域上における上面の位置は、前記制御ゲートの上面と位置と同じである。
(11) (10)の態様に係る半導体集積回路装置であって、前記制御ゲート上、及び前記ゲート間絶縁膜上に形成され、前記制御ゲートの上面、及び前記ゲート間絶縁膜の上面を露出させるコンタクト孔を有する、前記ゲート間絶縁膜とは異なる絶縁物でなる層間絶縁膜と、前記コンタクト孔内に形成され、前記制御ゲートに電気的に接続される導電性コンタクトと、を、さらに具備する。
(12) (11)の態様に係る半導体集積回路装置であって、アドレスデコード回路を、さらに具備し、前記導電性コンタクトは、前記アドレスデコード回路の出力と前記制御ゲートとを接続する。
(13) (8)の態様に係る半導体集積回路装置であって、前記電荷蓄積層の前記第1の方向に沿った長さは、前記制御ゲートの前記第1の方向に沿った長さよりも短い。
(14) (13)の態様に係る半導体集積回路装置であって、前記制御ゲートの前記第1の方向に沿った長さをLCG、前記電荷蓄積層の第2の方向に沿った側面上のゲート間絶縁膜の厚さをtIGI、前記制御ゲートを加工する際の前記第1の方向に沿ったアライメントマージンをMAとしたとき、前記電荷蓄積層の前記第1の方向に沿った長さLFGは、
LFG < LCG − 2MA − 2tIGIの関係を有する。
(15) (13)及び(14)いずれかの態様に係る半導体集積回路装置であって、前記制御ゲートは、前記電荷蓄積層の上面、前記電荷蓄積層の前記第1の方向に沿った2つの側面、及び前記第2の方向に沿った2つの側面に前記ゲート間絶縁膜を介して対向する。
(16) (13)乃至(15)いずれか一つの態様に係る半導体集積回路装置であって、前記制御ゲートの下面は、前記第1、第2の絶縁膜下方の前記素子領域に形成された前記半導体基板とは逆導電型のソース/ドレイン拡散層に、少なくとも前記第1、第2の絶縁膜、及び前記ゲート間絶縁膜を介して対向する。
(17) (16)の態様に係る半導体集積回路装置であって、前記電荷蓄積層への電荷注入を抑制するとき、前記電荷蓄積層下方の前記素子領域に生ずるチャネルを電気的に浮遊として、前記チャネルの電位を、前記制御ゲートの電位に容量結合させる。
(18) (6)乃至(17)いずれか一つの態様に係る半導体集積回路装置であって、前記制御ゲートには、コバルト(Co)、ニッケル(Ni)、チタン(Ti)、Coシリサイド、Niシリサイド、Tiシリサイド、タングステン(W)、アルミニウム(Al)、銅(Cu)が用いられている。
(19) (6)乃至(18)いずれか一つの態様に係る半導体集積回路装置であって、前記半導体集積回路装置は、NAND型フラッシュメモリである。
(20) (6)乃至(19)いずれか一つの態様に係る半導体集積回路装置であって、前記半導体集積回路装置は、多値不揮発性半導体メモリである。
この発明の実施形態によれば、隣接した導電物パターンどうしがショートすること、例えば、隣接した浮遊ゲートどうしがショートすることを抑制できる半導体装置の製造方法を提供できる。
以上、この発明をいくつかの実施形態により説明したが、この発明は各実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
例えば、上記実施形態では、スタックゲート型のNAND型フラッシュメモリを例示したが、これに限られることは無く、ショートしてはならない導電物パターンが隣接して配置される部位を持つ半導体装置であれば、この発明を適用することができる。
また、各実施形態は単独で実施することが可能であるが、適宜組み合わせて実施することも可能である。
また、各実施形態は種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
4…半導体基板(シリコン基板)、5…ゲート絶縁膜(トンネル絶縁膜、二酸化シリコン膜)、6…導電体膜(リンドープトポリシリコン膜)、7…絶縁膜(窒化シリコン膜)、14…絶縁膜(二酸化シリコン膜)、9…絶縁膜(二酸化シリコン膜)、10…ゲート間絶縁膜(インターポリ絶縁膜、二酸化シリコン膜)、11…導電膜(リンドープトポリシリコン膜)、12…絶縁膜(窒化シリコン膜)