KR100605508B1 - 활성영역들과 자기정렬된 부유게이트들을 갖는 플래쉬메모리 소자들 및 그 제조방법들 - Google Patents

활성영역들과 자기정렬된 부유게이트들을 갖는 플래쉬메모리 소자들 및 그 제조방법들 Download PDF

Info

Publication number
KR100605508B1
KR100605508B1 KR1020040099568A KR20040099568A KR100605508B1 KR 100605508 B1 KR100605508 B1 KR 100605508B1 KR 1020040099568 A KR1020040099568 A KR 1020040099568A KR 20040099568 A KR20040099568 A KR 20040099568A KR 100605508 B1 KR100605508 B1 KR 100605508B1
Authority
KR
South Korea
Prior art keywords
active regions
cell active
floating gates
regions
plug
Prior art date
Application number
KR1020040099568A
Other languages
English (en)
Other versions
KR20060060494A (ko
Inventor
허성회
최정달
김경태
박종호
이재덕
김기남
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040099568A priority Critical patent/KR100605508B1/ko
Priority to US11/291,142 priority patent/US20060124988A1/en
Publication of KR20060060494A publication Critical patent/KR20060060494A/ko
Application granted granted Critical
Publication of KR100605508B1 publication Critical patent/KR100605508B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

활성영역들과 자기정렬된 부유게이트들을 갖는 플래쉬 메모리 소자들 및 그 제조방법들이 제공된다. 상기 플래쉬 메모리 소자들은 반도체기판의 소정영역에 형성되어 복수개의 평행한 활성영역들을 한정하는 소자분리막을 구비한다. 상기 활성영역들 상부에 복수개의 부유게이트들이 제공된다. 상기 부유게이트들은 2차원적으로 배열되고 상기 활성영역들과 자기정렬된다. 상기 부유게이트들의 각각은 평평한 바닥면을 갖고 상기 활성영역들보다 큰 폭을 갖는다. 상기 부유게이트들의 상부면들과 중첩하고 상기 활성영역들의 상부를 가로지르도록 복수개의 제어게이트 전극들이 제공된다. 상기 제어게이트 전극들의 각각은 상기 활성영역들을 가로지르는 행 방향(row direction)을 따라 배열된 상기 부유게이트들 사이의 갭 영역들을 관통하고 상기 부유게이트들보다 낮은 연장부들(extensions)을 구비한다. 상기 플래쉬 메모리 소자들의 제조방법들 역시 제공된다.

Description

활성영역들과 자기정렬된 부유게이트들을 갖는 플래쉬 메모리 소자들 및 그 제조방법들{Flash memory devices having floating gates self-aligned with active regions and methods of fabricating the same}
도 1은 워드라인 방향을 따라 취해진 종래의 플래쉬 메모리 소자의 셀 어레이 영역의 일 부분을 보여주는 단면도이다.
도 2는 본 발명의 실시예에 따른 낸드형 플래쉬 메모리 소자의 셀 어레이 영역의 일 부분 및 주변회로 영역의 일 부분을 보여주는 평면도이다.
도 3은 본 발명의 실시예에 따른 낸드형 플래쉬 메모리 소자를 설명하기 위하여 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 4는 본 발명의 실시예에 따른 낸드형 플래쉬 메모리 소자를 설명하기 위하여 도 2의 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 5a 내지 도 10a는 본 발명의 실시예에 따른 낸드형 플래쉬 메모리 소자를 형성하는 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 5b 내지 도 10b는 본 발명의 실시예에 따른 낸드형 플래쉬 메모리 소자를 형성하는 방법을 설명하기 위하여 도 2의 Ⅲ-Ⅲ'에 따라 취해진 단면도들이다.
본 발명은 반도체 기억소자들 및 그 제조방법들에 관한 것으로, 특히 활성영역들과 자기정렬된 부유게이트들을 갖는 플래쉬 메모리 소자들 및 그 제조방법들에 관한 것이다.
데이터를 저장하는 데 사용되는 반도체 메모리 소자들은 휘발성 메모리 소자들 또는 비휘발성 메모리 소자들로 분류될 수 있다. 상기 휘발성 메모리 소자들은 그들에 공급되는 전력이 차단되는 경우에, 그들의 저장된 데이터를 잃어버린다. 그러나, 상기 비휘발성 메모리 소자들은 그들에 공급되는 전력이 차단될지라도, 그들의 저장된 데이터를 유지한다. 따라서, 상기 비휘발성 메모리 소자들, 예를 들면 플래쉬 메모리 소자들은 메모리 카드들 또는 이동통신 단말기들(mobile telecommunication systems) 등에 널리 사용되고 있다.
도 1은 종래의 낸드형 플래쉬 메모리 소자의 단위 셀들을 설명하기 위하여 워드라인 방향을 따라 취해진 단면도이다.
도 1을 참조하면, 반도체기판(1)의 소정영역에 소자분리막(7)이 제공된다. 상기 소자분리막(7)은 서로 평행한 제1 및 제2 활성영역들(1a, 1b)을 한정한다. 상기 제1 및 제2 활성영역들(1a, 1b)의 상부를 가로지르도록 제어게이트 전극(13a)이 배치된다. 상기 제어게이트 전극(13a)은 워드라인의 역할을 한다.
상기 제어게이트 전극(13a) 및 상기 활성영역들(1a, 1b) 사이에 부유게이트들이 개재된다. 즉, 상기 제어게이트 전극(13a) 및 상기 제1 활성영역(1a) 사이에 제1 부유게이트(10a)가 개재되고, 상기 제어게이트 전극(13a) 및 상기 제2 활성영 역(1b) 사이에 제2 부유게이트(10b)가 개재된다. 상기 부유게이트들(10a, 10b)은 상기 제어게이트 전극(13a)으로부터 게이트 층간절연막(inter-gate dielectric layer; 11)에 의해 절연된다. 이에 더하여, 상기 부유게이트들(10a, 10b)은 상기 활성영역들(1a, 1b)로부터 터널 산화막(3)에 의해 절연된다.
상기 부유게이트들(10a, 10b)의 각각은 차례로 적층된 하부 부유게이트(5) 및 상부 부유게이트(9)를 포함한다. 상기 하부 부유게이트들(5)은 도 1에 보여진 바와 같이 상기 활성영역들(1a, 1b)에 자기정렬되어 상기 활성영역들(1a, 1b)과 동일한 폭을 갖는다. 그러나, 상기 상부 부유게이트들(9)은 도 1에 보여진 바와 같이 일반적으로 상기 하부 부유게이트들(5)보다 큰 폭을 갖는다. 또한, 상기 상부 부유게이트들(9)은 도 1의 단면도로부터 보여질 때 상기 하부 부유게이트들(5)과 오정렬될 수 있다.
상기 제어게이트 전극(13a) 및 상기 활성영역들(1a, 1b)이 교차하는 지점들에 각각 플래쉬 메모리 셀들이 제공된다. 즉, 상기 제어게이트 전극(13a) 및 상기 제1 활성영역(1a)이 교차하는 지점에 제1 플래쉬 메모리 셀(CL1)이 제공되고, 상기 제어게이트 전극(13a) 및 상기 제2 활성영역(1b)이 교차하는 지점에 제2 플래쉬 메모리 셀(CL2)이 제공된다.
한편, 상기 소자분리막(7)의 상부면은 도 1에 도시된 바와 같이 일반적으로 상기 하부 부유게이트들(5)의 상부면들과 동일한 레벨에 위치한다. 이 경우에, 상기 제어게이트 전극(13a)의 하부에 위치하는 상기 복수개의 부유게이트들(10a, 10b) 사이에 상기 소자분리막(7)을 유전체막으로 채택하는 기생 커플링 커패시터들 (parasitic coupling capacitors)이 제공될 수 있다. 예를 들면, 도 1에 보여진 바와 같이 상기 제어게이트 전극(13a) 하부에 배열된 상기 제1 및 제2 부유게이트들(10a, 10b) 사이에 커플링 커패시터(C1)가 제공된다.
상기 커플링 커패시터(C1)의 커패시턴스는 상기 부유게이트들(10a, 10b) 사이의 거리가 감소할수록 증가한다. 다시 말해서, 상기 낸드형 플래쉬 메모리 소자의 집적도가 증가함에 따라, 상기 부유게이트간 커플링 커패시턴스(inter-floating gate coupling capacitance)는 증가한다. 이 경우에, 상기 제1 플래쉬 메모리 셀(CL1)이 선택적으로 프로그램되면, 상기 제1 부유게이트(10a) 내로 전자들이 주입되어 상기 제1 부유게이트(10a)의 전위(electric potential)를 변화시키고, 상기 제1 부유게이트(10a)에 인접한 상기 제2 부유게이트(10b)의 전위 역시 상기 커플링 커패시터(C1)에 기인하여 변화한다. 그 결과, 상기 제2 플래쉬 메모리 셀(CL2)의 문턱전압들이 변화한다. 이에 따라, 상기 제2 플래쉬 메모리 셀(CL2)을 포함하는 스트링들(strings) 내의 어느 하나의 셀 내에 저장된 데이터를 선택적으로 읽기 위한 동작 모드에서 읽기 에러(read error)가 발생할 수 있다.
도 1에 보여진 종래의 낸드형 플래쉬 메모리 셀들에서, 상기 하부 부유게이트들(5)은 플래쉬 메모리 셀들의 프로그램 효율(program efficiency) 및 소거 효율(erasure efficiency)에 직접적으로 영향을 주는 셀 커플링 비율(cell coupling ratio)의 증가에 많은 도움을 주지 않는다. 오히려, 상기 하부 부유게이트들(5)의 존재(presence)는 상기 기생 커플링 커패시터(C1)의 커패시턴스, 즉 상기 부유게이트간 커플링 커패시턴스를 증가시킬 뿐이다.
상기 부유게이트간 커플링 커패시턴스와 관련된 낸드형 플래쉬 메모리 소자 및 그 제조방법이 미국특허공개번호 2004/0099900 A1호(U.S. Patent Publication No. 2004/0099900 A1)에 "반도체 소자 및 그 제조방법(Semiconductor device and method of manufacturing the same)"이라는 제목으로 이구치 등(Iguchi et al.)에 의해 개시된 바 있다. 이구치 등에 따르면, 복수개의 평행한 활성영역들의 상부를 가로지르도록 복수개의 제어게이트 전극들이 배치되고, 상기 제어게이트 전극들 및 상기 활성영역들 사이에 부유게이트들이 개재된다. 상기 제어게이트 전극들의 각각은 상기 부유게이트들 사이의 소자분리막을 관통하여 상기 활성영역들의 상부면들보다 낮은 연장부들(extensions)을 갖는다. 또한, 이구치 등은 상기 부유게이트들 및 상기 연장부들이 상기 활성영역들과 완벽하게(perfectly) 자기정렬될 수 있는 실시예를 제공한다. 그러나, 이 경우에, 상기 부유게이트들의 폭들은 상기 활성영역들의 폭들과 동일하다. 따라서, 상기 부유게이트들의 하부 가장자리 코너들(lower edge corners)이 활성영역의 가장자리 코너들(edge corners) 상에 위치하여 상기 부유게이트들 및 상기 활성영역들 사이의 누설전류 특성을 저하시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 부유게이트간 커플링 커패시턴스 및 셀 누설전류(cell leakage current)의 최소화에 적합한 단위 셀들을 갖는 플래쉬 메모리소자들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 부유게이트간 커플링 커패시턴스 및 셀 누설전류를 최소화시킬 수 있는 플래쉬 메모리소자의 제조방법들을 제공 하는 데 있다.
본 발명의 일 양태에 따르면, 자기정렬된 부유게이트들을 갖는 플래쉬 메모리 소자들이 제공된다. 상기 플래쉬 메모리 소자들은 반도체기판의 소정영역에 형성되어 복수개의 평행한 셀 활성영역들을 한정하는 소자분리막을 포함한다. 상기 셀 활성영역들 상부에 2차원적으로 배열된 복수개의 부유게이트들이 제공된다. 상기 부유게이트들은 상기 셀 활성영역들과 자기정렬된다. 또한, 상기 부유게이트들의 각각은 평평한 바닥면(flat bottom surface)을 갖고 상기 셀 활성영역들보다 큰 폭을 갖는다. 상기 부유게이트들의 상부면들과 중첩하고 상기 셀 활성영역들의 상부를 가로지르도록 복수개의 제어게이트 전극들이 제공된다. 상기 제어게이트 전극들의 각각은 상기 셀 활성영역들을 가로지르는 행 방향(row direction)을 따라 배열된 상기 부유게이트들 사이의 갭 영역들을 관통하고 상기 부유게이트들보다 낮은 연장부들(extensions)을 구비한다.
본 발명의 몇몇 실시예들에서, 상기 제어게이트 전극들의 상기 연장부들은 상기 소자분리막 내에 위치할 수 있다.
다른 실시예들에서, 상기 셀 활성영역들 및 상기 부유게이트들 사이에 터널 절연막이 개재될 수 있고, 상기 부유게이트들 및 상기 제어게이트 전극들 사이에 게이트 층간유전막(inter-gate dielectric layer)이 개재될 수 있다.
또 다른 실시예들에서, 상기 부유게이트들 사이의 상기 셀 활성영역들 내에 소오스/드레인 영역들이 제공될 수 있다.
또 다른 실시예들에서, 상기 제어게이트 전극들을 갖는 기판 상에 층간절연막이 제공될 수 있고, 상기 층간절연막 상에 복수개의 비트라인들이 제공될 수 있다. 상기 비트라인들은 상기 제어게이트 전극들의 상부를 가로지르도록 배치될 수 있다. 더 나아가서, 상기 층간절연막 내에 비트라인 콘택 플러그가 제공될 수 있다. 이 경우에, 상기 비트라인 콘택 플러그는 상기 소오스/드레인 영역들중 적어도 어느 하나를 상기 비트라인들중 적어도 어느 하나에 전기적으로 연결시킨다. 상기 비트라인 콘택 플러그는 차례로 적층된 하부 비트라인 콘택 플러그 및 상부 비트라인 콘택 플러그를 구비할 수 있다. 상기 하부 비트라인 콘택 플러그는 실리콘 플러그일 수 있고, 상기 상부 비트라인 콘택 플러그는 금속 플러그일 수 있다. 상기 실리콘 플러그는 폴리실리콘 플러그 또는 단결정 실리콘 플러그일 수 있고, 상기 금속 플러그는 텅스텐 플러그일 수 있다.
이에 더하여, 상기 반도체기판에 주변 활성영역이 제공될 수 있다. 상기 주변 활성영역은 상기 소자분리막에 의해 한정된다. 상기 주변 활성영역은 상기 층간절연막을 관통하는 주변 콘택 플러그에 접촉할 수 있다. 상기 주변 콘택 플러그는 상기 층간절연막 상에 배치된 금속 배선과 접촉할 수 있다. 상기 주변 콘택 플러그는 금속 플러그만으로 이루어질 수 있다.
또 다른 실시예들에서, 상기 부유게이트들의 각각은 평평한 상부면을 가질 수 있다.
또 다른 실시예들에서, 상기 연장부들의 하부 단부들(lower ends)의 각각은 "V" 형태(a shape of "V") 또는 "U" 형태(a shape of "U")를 가질 수 있다.
본 발명의 다른 양태에 따르면, 낸드형 플래쉬 메모리 소자들이 제공된다. 상기 낸드형 플래쉬 메모리소자들은 셀 어레이 영역 및 주변회로 영역을 갖는 반도체기판을 구비한다. 상기 반도체기판의 소정영역에 소자분리막이 제공되어 상기 셀 어레이 영역 및 상기 주변회로 영역 내에 각각 복수개의 평행한 셀 활성영역들 및 적어도 하나의 주변 활성영역을 한정한다. 상기 셀 활성영역들의 상부를 가로지르도록 스트링 선택 라인(string selection line) 및 접지 선택 라인(groun selection line)이 배치된다. 상기 스트링 선택 라인 및 상기 접지 선택라인 사이의 상기 활성영역들 상부에 복수개의 부유게이트들이 2차원적으로 배열된다. 상기 부유게이트들은 상기 셀 활성영역들과 자기정렬된다. 또한, 상기 부유게이트들의 각각은 평평한 바닥면을 갖고 상기 셀 활성영역들보다 큰 폭을 갖는다. 상기 부유게이트들의 상부면들과 중첩하고 상기 셀 활성영역들의 상부를 가로지르도록 복수개의 제어게이트 전극들이 배치된다. 상기 제어게이트 전극들의 각각은 상기 셀 활성영역들을 가로지르는 행 방향(row direction)을 따라 배열된 상기 부유게이트들 사이의 갭 영역들을 관통하고 상기 부유게이트들보다 낮은 연장부들(extensions)을 갖는다.
본 발명의 몇몇 실시예들에서, 상기 제어게이트 전극들의 상기 연장부들은 상기 소자분리막 내에 위치할 수 있다.
다른 실시예들에서, 상기 셀 활성영역들 및 상기 부유게이트들 사이에 터널 절연막이 개재될 수 있고, 상기 부유게이트들 및 상기 제어게이트 전극들 사이에 게이트 층간유전막(inter-gate dielectric layer)이 개재될 수 있다.
또 다른 실시예들에서, 상기 부유게이트들 사이의 상기 셀 활성영역들 내에 소오스/드레인 영역들이 제공될 수 있다.
또 다른 실시예들에서, 상기 제어게이트 전극들을 갖는 기판 상에 층간절연막이 제공될 수 있고, 상기 층간절연막 상에 상기 제어게이트 전극들의 상부를 가로지르는 복수개의 비트라인들이 배치될 수 있다. 상기 비트라인들은 상기 층간절연막을 관통하는 비트라인 콘택홀을 통하여 상기 스트링 선택 라인에 인접하면서 상기 접지 선택라인의 반대편에 위치한 상기 셀 활성영역들에 전기적으로 접속될 수 있다.
본 발명의 또 다른 양태에 따르면, 자기정렬된 부유게이트들을 갖는 플래쉬 메모리 소자의 제조방법들이 제공된다. 이 방법들은 반도체기판 상에 복수개의 평행한 트렌치 마스크 패턴들을 형성하는 것을 포함한다. 상기 트렌치 마스크 패턴들을 식각 마스크들로 사용하여 상기 반도체기판을 식각하여 복수개의 평행한 셀 활성영역들을 한정하는 트렌치 영역을 형성한다. 상기 트렌치 영역을 채우는 소자분리막을 형성한다. 상기 트렌치 마스크 패턴들을 제거하여 상기 셀 활성영역들과 자기정렬된 그루브들을 형성한다. 상기 그루브들은 상기 셀 활성영역들보다 큰 폭을 갖고 상기 셀 활성영역들을 노출시키도록 형성된다. 상기 그루브들을 채우도록 절연된 부유게이트 패턴들(insulated floating gate patterns)을 형성한다. 상기 부유게이트 패턴들 사이의 상기 소자분리막을 선택적으로 식각하여 리세스된 영역들을 형성한다. 상기 리세스된 영역들은 상기 부유게이트들보다 낮은 바닥면들(bottom surfaces)을 갖도록 형성된다. 상기 리세스된 영역들을 갖는 기판 상에 게 이트 층간유전막 및 제어게이트 도전막을 차례로 형성한다. 상기 제어게이트 도전막, 상기 게이트 층간유전막 및 상기 부유게이트 패턴들을 연속적으로 패터닝하여 상기 셀 활성영역들의 상부를 가로지르는 복수개의 제어게이트 전극들과 아울러서 상기 제어게이트 전극들 및 상기 활성영역들 사이에 개재된 부유게이트들을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 트렌치 마스크 패턴들은 상기 반도체 기판 상에 트렌치 마스크막을 형성하고 상기 트렌치 마스크막을 패터닝함으로써 형성될 수 있다. 상기 트렌치 마스크막은 적어도 완충막 및 화학기계적 연마 저지막을 차례로 적층시키어 형성할 수 있다. 또한, 상기 그루브들을 형성하는 것은 상기 패터닝된 화학기계적 연마 저지막을 선택적으로 제거하여 상기 패터닝된 완충막을 노출시키는 것과, 상기 패터닝된 완충막 및 상기 소자분리막을 등방성 식각하여 상기 셀 활성영역들을 노출시키는 것을 포함할 수 있다. 상기 완충막은 실리콘 산화막으로 형성할 수 있고, 상기 화학기계적 연마 저지막은 실리콘 질화막으로 형성할 수 있다.
다른 실시예들에서, 상기 절연된 부유게이트 패턴들을 형성하는 것은 상기 노출된 셀 활성영역들 상에 터널 절연막을 형성하는 것과, 상기 터널 절연막을 갖는 기판 상에 상기 그루브들을 채우는 부유게이트 도전막을 형성하는 것과, 상기 소자분리막의 상부면이 노출될 때까지 상기 부유게이트 도전막을 평탄화시키는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 리세스된 영역들은 상기 부유게이트 패턴들을 식각 마스크들로 사용하여 상기 소자분리막을 리세스시킴으로써 형성될 수 있다. 상기 소자분리막을 리세스시키는 것은 상기 소자분리막을 이방성 식각하는 것을 포함할 수 있다. 이와는 달리, 상기 소자분리막을 리세스시키는 것은 상기 소자분리막을 습식 식각 공정을 사용하여 식각하여 상기 부유게이트 패턴들의 두께보다 작은 깊이를 갖는 제1 리세스된 영역들을 형성하는 것과, 상기 소자분리막을 이방성 건식식각 공정을 사용하여 식각하여 상기 제1 리세스된 영역들의 하부에 제2 리세스된 영역들을 형성하는 것을 포함할 수 있다. 이 경우에, 상기 제2 리세스된 영역들은 상기 부유게이트 패턴들보다 낮은 바닥면들을 갖도록 형성될 수 있다.
또 다른 실시예들에서, 상기 제어게이트 전극들 사이의 상기 셀 활성영역들 내로 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성할 수 있고, 상기 소오스/드레인 영역들을 갖는 기판 상에 층간절연막을 형성할 수 있다. 더 나아가서, 상기 층간절연막을 관통하도록 비트라인 콘택 플러그를 형성할 수 있다. 상기 비트라인 콘택 플러그는 상기 소오스/드레인 영역들중 적어도 하나와 접촉하도록 형성될 수 있다. 또한, 상기 비트라인 콘택 플러그는 차례로 적층된 하부 비트라인 콘택 플러그 및 상부 비트라인 콘택 플러그를 갖도록 형성될 수 있다. 상기 층간절연막 상에 상기 비트라인 콘택 플러그와 전기적으로 접속된 적어도 하나의 비트라인을 형성할 수 있다. 상기 비트라인은 상기 제어게이트 전극들의 상부를 가로지르도록 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 낸드형 플래쉬 메모리 소자의 셀 어레이 영역의 일 부분 및 주변회로 영역의 일 부분을 보여주는 평면도이다. 또한, 도 3은 본 발명의 실시예에 따른 낸드형 플래쉬 메모리 소자를 설명하기 위하여 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도이고, 도 4는 본 발명의 실시예에 따른 낸드형 플래쉬 메모리 소자를 설명하기 위하여 도 2의 Ⅱ-Ⅱ'에 따라 취해진 단면도이다. 도 2 내지 도 4에 있어서, 참조부호 "CA"로 표시된 부분은 상기 셀 어레이 영역을 나타내고, 참조부호 "PC"로 표시된 부분은 상기 주변회로 영역을 나타낸다.
도 2, 도 3 및 도 4를 참조하면, 상기 셀 어레이 영역(CA) 및 주변회로 영역(PC)을 갖는 반도체기판(51)의 소정영역에 소자분리막(61)이 제공된다. 상기 소자분리막(61)은 상기 셀 어레이 영역(CA) 및 상기 주변회로 영역(PC) 내에 각각 복수개의 평행한 셀 활성영역들(59a) 및 적어도 하나의 주변 활성영역(59b)을 한정한다. 상기 소자분리막(61)은 상기 반도체기판(51) 내에 형성된 트렌치 영역을 채우는 소자분리막일 수 있다. 상기 셀 활성영역들(59a)의 상부를 가로지르도록 스트링 선택라인(SSL) 및 접지 선택라인(GSL)이 제공될 수 있다. 상기 스트링 선택라인(SSL) 및 접지 선택라인(GSL)은 도 2에 도시된 바와 같이 평면도로부터 보여질 때 서로 평행하도록 배치될 수 있다.
상기 스트링 선택라인(SSL) 및 상기 접지 선택라인(GSL) 사이의 상기 셀 활성영역들(59a)의 상부를 가로지르도록 복수개의 제어게이트 전극들(69)이 제공된다. 또한, 상기 제어게이트 전극들(69) 및 상기 셀 활성영역들(59a) 사이에 복수개의 부유게이트들(65f)이 개재된다. 즉, 상기 부유게이트들(65f)은 상기 제어게이트 전극들(69)에 평행한 행들(rows) 및 상기 셀 활성영역들(59a)에 평행한 열들(columns)을 따라 2차원적으로 배열된다. 상기 부유게이트들(65f)은 상기 셀 활성영역들(59a)로부터 터널 절연막(63)에 의해 절연된다.
상기 부유게이트들(65f)은 상기 셀 활성영역들(59a)에 자기정렬되고 상기 셀 활성영역들(59a)의 제1 폭(W1)보다 큰 제2 폭(W2)을 갖는다. 또한, 상기 부유게이트들(65f)의 각각은 평평한 바닥면(flat bottom surface; 65b)을 갖는다. 그 결과, 상기 부유게이트들(65f)의 양측의 하부 가장자리 코너들(both lower edge corners)은 도 2 및 도 3에 보여진 바와 같이 상기 셀 활성영역들(59a)의 양 가장자리 코너들(both edge corners)로부터 각각 제1 거리(S1) 및 제2 거리(S2)만큼 이격되고, 상기 제1 거리(S1)는 상기 제2 거리(S2)와 동일하다. 따라서, 상기 부유게이트들(65f) 및 상기 셀 활성영역들(59a) 사이의 누설전류 특성은 도 1과 아울러서 미국특허공개번호 US 2004/0099900 A1에 개시된 종래 기술들(prior arts)에 비하여 현저히 개선될 수 있다. 본 발명의 실시예들에서, 상기 부유게이트들(65f)은 도 3의 단면도로부터 보여질 때 직사각형의 모양(rectangular shape)을 가질 수 있다. 이에 더하여, 상기 부유게이트들(65f)은 평평한 상부면들을 가질 수 있다.
상기 제어게이트 전극들(69)의 각각은 상기 행 방향을 따라 배열된 상기 부유게이트들(65f) 사이의 갭 영역들을 관통하여 상기 소자분리막(61) 내로 연장된다. 즉, 상기 제어게이트 전극들(69)의 각각은 상기 소자분리막(61) 내로 침투한 연장부들(extensions; 69e)을 갖는다. 결과적으로, 상기 연장부들(69e)의 하부 단부들(lower ends)은 상기 부유게이트들(65f)의 바닥면들(65b)보다 낮다. 이에 따라, 상기 행 방향을 따라 배열되고 서로 인접한 상기 부유게이트들(65f)이 서로 다른 전위들(electric potentials)을 가질지라도, 상기 연장부들(69e)은 상기 인접한 부유게이트들(65f) 사이의 전위차(potential difference)에 기인하는 전계를 차단시킨다(shield). 다시 말해서, 상기 연장부들(69e)은 상기 행 내에 배열된 상기 부유게이트들(65f) 사이의 기생 커플링 커패시턴스를 현저히 감소시킬 수 있다. 상기 연장부들(69e)의 상기 하부 단부들은 "V" 형태(a shape of "V") 또는 "U" 형태를 가질 수 있다.
상기 부유게이트간 커플링 커패시턴스(inter-floating gate coupling capacitance)를 최소화시키기 위해서는 상기 부유게이트들(65f)의 상기 바닥면들(65b) 및 상기 연장부들(69e)의 바닥면들 사이의 거리(D)를 증가시키는 것이 바람직하다. 그러나, 상기 셀 활성영역들(59a)의 측벽들이 도 3에 도시된 바와 같이 양의 경사진 프로파일(positive sloped profile)을 보이는 경우에, 상기 거리(D)는 상기 연장부들(69e) 및 상기 셀 활성영역들(59a) 사이의 상기 소자분리막(61)이 상기 제어게이트 전극(69) 및 상기 셀 활성영역(59a) 사이에 인가되는 최대 전압에 견딜(endure) 수 있도록 적절히 조절되어야 한다.
상기 부유게이트들(65f) 및 상기 제어게이트 전극들(69) 사이에는 게이트 층간유전막(inter-gate dielectric layer; 67)이 개재된다. 상기 게이트 층간유전막(67)은 연장되어 상기 제어게이트 전극들(69) 및 상기 소자분리막(61) 사이에도 존재할 수 있다.
상기 제어게이트 전극들(69), 상기 스트링 선택라인(SSL) 및 상기 접지 선택라인(GSL) 사이의 갭 영역들 하부의 상기 셀 활성영역들(59a) 내에 불순물 영역들, 즉 소오스/드레인 영역들(71)이 제공된다. 특히, 상기 스트링 선택라인(SSL)에 인접하고 상기 접지 선택라인(GSL)의 반대편에 위치한 상기 셀 활성영역들(59a) 내에 비트라인 불순물 영역들(71b)이 제공된다. 결과적으로, 상기 스트링 선택라인(SSL) 및 상기 셀 활성영역들(59a)의 교차점들(intersections)에 스트링 선택 트랜지스터들이 제공되고, 상기 접지 선택라인(GSL) 및 상기 셀 활성영역들(59a)의 교차점들에 접지 선택 트랜지스터들이 제공된다. 또한, 상기 제어게이트 전극들(69) 및 상기 셀 활성영역들(59a)의 교차점들에 셀 트랜지스터들이 제공된다. 상기 비트라인 불순물 영역들(71b)은 상기 스트링 선택 트랜지스터들의 드레인 영역들에 해당한다.
상기 제어게이트 전극들(69), 스트링 선택라인(SSL) 및 접지 선택라인(GSL) 및 불순물 영역들(71, 71b)을 갖는 기판 상에 층간절연막(73)이 제공된다. 상기 층간절연막(73) 상에 복수개의 비트라인들(BL)이 배치될 수 있다. 상기 비트라인들(BL)은 상기 제어게이트 전극들(69)의 상부를 가로지르도록 배치된다. 또한, 상기 비트라인들(BL)은 상기 층간절연막(73)을 관통하는 셀 콘택홀들(CT)을 통하여 상기 비트라인 불순물 영역들(71b)에 전기적으로 접속된다. 본 발명의 다른 실시예들에서, 상기 셀 콘택홀들(CT)은 비트라인 콘택 플러그들(75a)로 채워질 수 있다. 이 경우에, 상기 비트라인들(BL)은 상기 비트라인 콘택 플러그들(75a)을 통하여 상기 비트라인 불순물 영역들(71b)에 전기적으로 접속될 수 있다.
상기 비트라인 콘택 플러그들(75a)의 각각은 단일 비트라인 콘택 플러그(a single bit line contact plug) 또는 이중 비트라인 콘택 플러그(a double bit line contact plug)일 수 있다. 상기 단일 비트라인 콘택 플러그는 실리콘 플러그 또는 금속 플러그일 수 있다. 상기 비트라인 콘택 플러그(75a)가 텅스텐 플러그와 같은 금속 플러그만으로 이루어진 경우에, 상기 비트라인 불순물 영역(71b) 및 상기 금속 플러그 사이에 장벽 금속막이 개재될 수 있다.
한편, 상기 이중 비트라인 콘택 플러그는 차례로 적층된 하부 비트라인 콘택 플러그(101) 및 상부 비트라인 콘택 플러그(105a)를 포함할 수 있다. 이에 더하여, 상기 이중 비트라인 콘택 플러그는 상기 하부 비트라인 콘택 플러그(101) 및 상기 상부 비트라인 콘택 플러그(105a) 사이에 개재된 장벽 금속막(103a)을 더 포함할 수 있다. 상기 하부 비트라인 콘택 플러그(101)는 폴리실리콘 플러그 또는 단결정 실리콘 플러그와 같은 실리콘 플러그일 수 있고, 상기 상부 비트라인 콘택 플러그(105a)는 텅스텐 플러그와 같은 금속 플러그일 수 있다. 또한, 상기 장벽 금속막(103a)은 타이타늄 질화막일 수 있다.
더 나아가서, 상기 주변 활성영역(59b) 내에 주변 불순물 영역(71p)이 제공될 수 있고, 상기 주변회로 영역(PC) 내의 상기 층간절연막(73) 상에 금속 배선 (IL)이 배치될 수 있다. 이 경우에, 상기 주변 불순물 영역(71p)은 상기 층간절연막(73)을 관통하는 주변 콘택홀(CT')을 채우는 주변 콘택 플러그(75b)를 통하여 상기 금속 배선(IL)에 전기적으로 접속될 수 있다. 상기 주변 콘택 플러그(75b)는 텅스텐 플러그와 같은 단일 금속 플러그(105b)일 수 있다. 이에 더하여, 상기 주변 콘택 플러그(75b)는 상기 단일 금속 플러그(105b) 및 이를 둘러싸는 장벽 금속막(103b)을 포함할 수 있다. 상기 장벽 금속막(103b)은 타이타늄 질화막일 수 있다.
이제, 상기 낸드형 플래쉬 메모리 소자의 제조방법들을 설명하기로 한다.
도 5a 내지 도 10a는 본 발명의 실시예에 따른 낸드형 플래쉬 메모리소자의 제조방법들을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이고, 도 5b 내지 도 10b는 본 발명의 실시예에 따른 낸드형 플래쉬 메모리 소자를 형성하는 방법들을 설명하기 위하여 도 2의 Ⅲ-Ⅲ'에 따라 취해진 단면도들이다.
도 2, 도 5a 및 도 5b를 참조하면, 반도체기판(51) 상에 트렌치 마스크막을 형성한다. 상기 트렌치 마스크막은 완충막(buffer layer), 화학기계적 연마 저지막 및 하드 마스크막을 차례로 적층시키어 형성할 수 있다. 상기 반도체기판(51)은 도 4에 도시된 바와 같이 셀 어레이 영역(CA) 및 주변회로 영역(PC)을 구비할 수 있다. 상기 하드 마스크막을 형성하는 공정은 생략할 수도 있다. 상기 완충막은 상기 화학기계적 연마 저지막 및 상기 반도체기판(51) 사이의 열팽창 계수(thermal expansion coefficient)의 차이에 기인하는 물리적인 스트레스를 완화시키기 위하여 형성할 수 있다. 상기 완충막은 열산화막과 같은 실리콘 산화막으로 형성할 수 있고, 상기 화학기계적 연마 저지막은 실리콘 질화막으로 형성할 수 있다. 또한, 상기 하드 마스크막은 상기 화학기계적 연마 저지막 및 상기 반도체기판(51)에 대하여 식각 선택비를 갖는 절연막, 예컨대 CVD 산화막으로 형성할 수 있다.
상기 하드 마스크막, 화학기계적 연마 저지막 및 완충막을 연속적으로 패터닝하여 상기 반도체기판(51)의 소정영역을 노출시키는 복수개의 평행한 트렌치 마스크 패턴들(58)을 형성한다. 결과적으로, 상기 트렌치 마스크 패턴들(58)의 각각은 차례로 적층된 완충막 패턴(53), 화학기계적 연마 저지막 패턴(55) 및 하드 마스크 패턴(57)을 갖도록 형성될 수 있다. 상기 하드 마스크막을 형성하는 공정을 생략하는 경우에는, 상기 트렌치 마스크 패턴들(58)의 각각은 차례로 적층된 완충막 패턴(53) 및 화학기계적 연마 저지막 패턴(55)을 갖도록 형성될 수 있다.
도 2, 도 6a 및 도 6b를 참조하면, 상기 트렌치 마스크 패턴들(58)을 식각 마스크들로 사용하여 상기 반도체기판(51)을 식각하여 트렌치 영역(59t)을 형성한다. 상기 트렌치 영역(59t)은 복수개의 평행한 셀 활성영역들(59a)을 한정한다. 또한, 상기 트렌치 영역(59t)은 도 6a에 도시된 바와 같이 양의 경사진 측벽들(positive sloped sidewalls)을 갖도록 형성될 수 있다. 즉, 상기 트렌치 영역(59t)의 상부 폭은 그것의 하부 폭보다 클 수 있다. 상기 트렌치 영역(59t)을 갖는 기판 상에 실리콘 산화막과 같은 절연막을 형성하고, 상기 절연막을 평탄화시키어 상기 화학기계적 연마 저지막 패턴들(55)을 노출시킨다. 그 결과, 상기 트렌치 영역(59t) 내에 소자분리막(61)이 형성된다. 상기 트렌치 마스크 패턴들(58)이 상기 하드 마스크 패턴들(57)을 포함하는 경우에, 상기 하드 마스크 패턴들(57)은 상기 평탄화 공정 동안 제거될 수 있다. 상기 평탄화 공정은 화학기계적 연마 공정 또는 에치백 공정을 사용하여 실시할 수 있다.
한편, 상기 트렌치 영역(59t)은 상기 주변회로 영역(도 4의 PC)에도 형성될 수 있다. 이 경우에, 상기 소자분리막(61)은 상기 주변회로 영역(PC) 내에 형성되어 주변 활성영역(59b)을 한정한다.
도 2, 도 7a 및 도 7b를 참조하면, 상기 화학기계적 연마 저지막 패턴들(55)을 선택적으로 제거하여 상기 완충막 패턴들(53)을 노출시킨다. 상기 화학기계적 연마 저지막 패턴들(55)이 실리콘 질화막으로 형성된 경우에, 상기 화학기계적 연마 저지막 패턴들(55)은 인산(H3PO4) 용액을 사용하여 제거될 수 있다. 이어서, 상기 완충막 패턴들(53)을 제거하여 상기 셀 활성영역들(59a)을 노출시키는 그루브들(61a)을 형성한다. 상기 완충막 패턴들(53) 및 상기 소자분리막(61)이 실리콘 산화막으로 형성된 경우에, 상기 완충막 패턴들(53)을 제거하는 동안 상기 소자분리막(61)이 등방성 식각된다. 그 결과, 상기 그루브들(61a)은 상기 셀 활성영역들(59a)의 제1 폭(W1)보다 큰 제2 폭(W2)을 갖도록 형성된다. 또한, 본 실시예에 따르면, 상기 그루브들(61a)은 상기 셀 활성영역들(59a)에 자기정렬된다. 따라서, 상기 그루브들(61a)의 양측의 하부 가장자리 코너들(both lower edge corners)은 도 7a에 보여진 바와 같이 상기 셀 활성영역들(59a)의 양 가장자리 코너들(both edge corners)로부터 각각 제1 거리(S1) 및 제2 거리(S2)만큼 이격되고, 상기 제1 거리(S1)는 상기 제2 거리(S2)와 동일하다. 상기 완충막 패턴들(53)이 열산화막과 같은 실리콘 산화막으로 형성된 경우에, 상기 완충막 패턴들(53)은 불산 용액 (hydrofluoric acid solution; HF solution)과 같은 산화막 식각 용액(oxide etchant)을 사용하여 제거될 수 있다.
도 2, 도 8a 및 도 8b를 참조하면, 상기 노출된 셀 활성영역들(59a)의 표면에 터널 절연막(63)을 형성한다. 상기 터널 절연막(63)은 열산화 기술(thermal oxidation technique)을 사용하여 형성할 수 있다. 상기 터널 절연막(63)을 갖는 기판 상에 부유게이트 도전막을 형성한다. 상기 부유게이트 도전막은 도우핑된 폴리실리콘막으로 형성할 수 있다. 상기 부유게이트 도전막을 평탄화시키어 상기 소자분리막(61)의 상부면을 노출시킨다. 그 결과, 상기 그루브들(61a) 내에 평평한 상부면들을 갖는 부유게이트 패턴들(65)이 형성되고, 상기 부유게이트 패턴들(65)은 상기 제2 폭(W2)과 동일한 폭을 갖도록 형성된다. 또한, 상기 부유게이트 패턴들(65)은 실질적으로 평평한 바닥면들(65b)을 갖도록 형성될 수 있다. 이에 따라, 상기 부유게이트 패턴들(65)의 양측의 하부 가장자리 코너들(both lower edge corners)은 도 8a에 보여진 바와 같이 상기 셀 활성영역들(59a)의 양 가장자리 코너들(both edge corners)로부터 각각 제1 거리(S1) 및 제2 거리(S2)만큼 이격되고, 상기 제1 거리(S1)는 상기 제2 거리(S2)와 동일하다.
도 2, 도 9a 및 도 9b를 참조하면, 상기 부유게이트 패턴들(65)을 식각 마스크들로 사용하여 상기 소자분리막(61)을 선택적으로 식각하여 리세스된 영역들(61r)을 형성한다. 결과적으로, 상기 리세스된 영역들(61r)은 상기 부유게이트 패턴들(65)의 측벽들과 자기정렬된 측벽들을 갖도록 형성된다. 상기 리세스된 영역들(61r)은 상기 부유게이트 패턴들(65)보다 낮은 바닥면들을 갖도록 형성된다. 즉, 상기 리세스된 영역들(61r)은 상기 부유게이트 패턴들(65)의 상기 바닥면들(65b)로부터 예비 거리(D')만큼 낮은 바닥면들을 갖도록 형성된다. 상기 리세스된 영역들(61r)의 상기 바닥면들은 "V" 형태 또는 "U" 형태를 갖도록 형성될 수 있다. 상기 셀 활성영역들(59a)의 측벽들(59s)이 도 6a를 참조하여 설명된 바와 같이 양의 경사진 프로파일을 보이는 경우에, 상기 예비 거리(D')는 상기 리세스된 영역들(61r)의 하부 코너들 및 상기 셀 활성영역들(59a)의 측벽들(59s) 사이의 상기 소자분리막(61)의 두께(DT)를 고려하여 결정되어야 한다. 이는, 상기 예비 거리(D')가 증가하면, 상기 두께(DT)가 감소하여 후속 공정에서 상기 리세스된 영역들(61r)을 채우는 제어게이트 전극들 및 상기 셀 활성영역들(59a) 사이의 누설전류를 증가시키기 때문이다.
상기 리세스된 영역들(61r)은 상기 소자분리막(61)을 이방성 식각함으로써 형성될 수 있다. 이 경우에, 상기 이방성 식각은 건식 식각공정을 사용하여 실시될 수 있다. 본 발명의 다른 실시예에서, 상기 리세스된 영역들(61r)은 습식 식각 공정 및 이방성 건식식각 공정을 사용하여 형성될 수 있다. 구체적으로, 상기 소자분리막(61)을 습식 식각식각 공정을 사용하여 식각하여 제1 리세스된 영역들(61r')을 형성하고, 상기 제1 리세스된 영역들(61r')에 의해 노출된 상기 소자분리막(61)을 이방성 건식식각 공정을 사용하여 식각하여 제2 리세스된 영역들(61r")을 형성한다. 이 경우에, 상기 리세스된 영역들(61r)을 형성하는 동안 상기 부유게이트 패턴들(65)의 표면에 가해지는 식각 손상이 최소화될 수 있다. 상기 제1 리세스된 영역들(61r')은 상기 부유게이트 패턴들(65)의 두께보다 작은 깊이를 갖도록 형성되는 것이 바람직하다. 이는, 상기 제1 리세스된 영역들(61r')을 형성하기 위한 상기 습식 식각공정 동안 상기 부유게이트 패턴들(65)의 하부에 언더컷 영역들이 형성되는 것을 방지하기 위함이다.
도 2, 도 10a 및 도 10b를 참조하면, 상기 리세스된 영역들(61r)을 갖는 기판 상에 게이트 층간절연막(67) 및 제어게이트 도전막을 차례로 형성한다. 상기 제어게이트 도전막, 상기 게이트 층간절연막(67) 및 상기 부유게이트 패턴들(65)을 연속적으로 패터닝하여 상기 셀 활성영역들(59a)의 상부를 가로지르는 복수개의 제어게이트 전극들(69)과 아울러서 상기 제어게이트 전극들(69) 및 상기 셀 활성영역들(59a) 사이에 개재된 부유게이트들(65f)을 형성한다. 상기 게이트 층간절연막(67)은 O/N/O막(oxide/nitride/oxide layer), 알루미늄 산화막(Al2O3), 하프니움 산화막(HfO2), 하프니움 산화막(HfO2)/알루미늄 산화막(Al2O3) 또는 실리콘 산화막(SiO2)/하프니움 산화막(HfO2)/알루미늄 산화막(Al2O3)과 같은 유전체막으로 형성할 수 있고, 상기 제어게이트 도전막은 도우핑된 폴리실리콘막 또는 폴리사이드막(polycide layer)으로 형성할 수 있다.
한편, 도면에 도시하지는 않았지만, 상기 셀 활성영역들(59a)의 상부를 가로지르도록 스트링 선택라인(도 2의 SSL) 및 접지 선택라인(도 2의 GSL)이 당업자에게 잘 알려진 통상의 방법을 사용하여 형성될 수 있다. 즉, 상기 스트링 선택라인(SSL) 및 상기 접지 선택라인(GSL)은 상기 제어게이트 전극들(69)과 동시에 형성되거나 상기 제어게이트 전극들(69)의 형성 전 또는 후에 형성될 수도 있다.
상기 제어게이트 전극들(69)을 이온주입 마스크들로 사용하여 상기 셀 활성영역들(59a) 내로 불순물 이온들을 주입하여 소오스/드레인 영역들(71)을 형성한다. 상기 소오스/드레인 영역들(71)을 형성하는 동안 도 4에 보여진 상기 비트라인 불순물 영역들(71b) 및 상기 주변 불순물 영역(71p)이 형성될 수 있다. 상기 비트라인 불순물 영역들(71b)은 스트링 선택 트랜지스터들의 드레인 영역들의 역할을 한다. 상기 소오스/드레인 영역들(71)을 갖는 기판 상에 층간절연막(73)을 형성한다. 상기 층간절연막(73) 상에 복수개의 비트라인들(BL)을 형성한다. 상기 비트라인들(BL)은 상기 제어게이트 전극들(69)의 상부를 가로지르도록 형성된다.
상기 비트라인들(BL)을 형성하기 전에, 도 4에 보여진 상기 비트라인 콘택 플러그들(75a) 및 주변 콘택 플러그(75b)를 형성할 수 있다. 도 4를 다시 참조하여 상기 비트라인 콘택 플러그들(75a) 및 주변 콘택 플러그(75b)를 형성하는 방법을 설명하기로 한다.
도 4를 다시 참조하면, 상기 층간절연막(73)을 패터닝하여 상기 스트링 선택라인(SSL)에 인접한 상기 비트라인 불순물 영역들(71b)을 노출시키는 비트라인 콘택홀들(CT) 및 상기 주변 불순물 영역(71p)을 노출시키는 주변 콘택홀(CT')을 형성한다. 상기 비트라인 콘택홀들(CT) 및 상기 주변 콘택홀(CT')을 갖는 기판 상에 도우프트 폴리실리콘막 또는 금속막과 같은 도전막을 형성하고, 상기 도전막을 화학기계적 연마 기술 또는 에치백 기술을 사용하여 평탄화시키어 상기 층간절연막(73)의 상부면을 노출시킨다. 그 결과, 상기 비트라인 콘택홀들(CT) 및 주변 콘택홀(CT') 내에 각각 비트라인 콘택 플러그들(75a) 및 주변 콘택 플러그(75b)를 형성한 다. 이 경우에, 상기 콘택 플러그들(75a, 75b)의 각각은 폴리실리콘 플러그 또는 금속 플러그와 같은 단일 콘택 플러그일 수 있다. 상기 콘택홀들(CT, CT')을 갖는 기판 상에 상기 금속막(예컨대, 텅스텐막)을 형성하는 경우에, 상기 금속막의 형성 전에 타이타늄 질화막과 같은 장벽 금속막을 형성할 수도 있다. 상기 장벽 금속막은 상기 금속막과 함께 평탄화된다. 이 경우에, 상기 콘택 플러그들(75a, 75b)의 각각은 상기 금속 플러그 및 상기 금속 플러그를 둘러싸는 장벽 금속막 패턴을 갖도록 형성될 수 있다.
본 발명의 다른 실시예에서, 상기 층간절연막(73)을 패터닝하여 상기 비트라인 불순물 영역들(71b) 만을 노출시키는 상기 비트라인 콘택홀들(CT)을 형성할 수 있다. 이어서, 상기 비트라인 콘택홀들(CT)을 갖는 기판 상에 도우프트 폴리실리콘막을 형성하고, 상기 도우프트 폴리실리콘막을 과도하게(excessively) 평탄화시키어 상기 비트라인 콘택홀들(CT)의 하부 영역 내에 잔존하는 리세스된 하부 비트라인 콘택 플러그들(101)를 형성한다. 이와는 달리, 상기 리세스된 하부 비트라인 콘택 플러그들(101)은 상기 비트라인 불순물 영역들(71b)을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성할 수 있다. 이 경우에, 상기 리세스된 하부 비트라인 콘택 플러그들(101)은 단결정 반도체 플러그들, 예컨대 단결정 실리콘 플러그들일 수 있다. 계속해서, 상기 층간절연막(73)을 다시 패터닝하여 상기 주변 불순물 영역(71p)을 노출시키는 주변 콘택홀(CT')을 형성한다. 상기 주변 콘택홀(CT') 및 상기 리세스된 하부 비트라인 콘택 플러그들(101)을 갖는 기판 상에 타이타늄 질화막과 같은 장벽 금속막 및 텅스텐막과 같은 금속막을 차례로 형성한 다. 상기 금속막 및 상기 장벽 금속막을 평탄화시키어 상기 층간절연막(73)의 상부면을 노출시킨다. 그 결과, 상기 하부 비트라인 콘택 플러그들(101) 상에 상부 비트라인 콘택 플러그들(105a)이 형성되고, 상기 상부 비트라인 콘택 플러그들(105a) 및 상기 하부 비트라인 콘택 플러그들(101) 사이에 장벽 금속막 패턴들(103a)이 형성된다. 이에 더하여, 상기 장벽 금속막 패턴들(103a) 및 상기 상부 비트라인 콘택 플러그들(105a)이 형성되는 동안, 상기 주변 콘택홀(CT')의 내벽을 덮는 장벽 금속막 패턴(103b) 및 상기 장벽 금속막 패턴(103b)에 의해 둘러싸여진 주변 금속 플러그(105b)가 형성된다. 상기 하부 비트라인 콘택 플러그(101), 상기 장벽 금속막 패턴(103a) 및 상기 상부 비트라인 콘택 플러그(105a)는 상기 비트라인 콘택 플러그(75a)를 구성하고, 상기 장벽 금속막 패턴(103b) 및 상기 주변 금속 플러그(105b)는 상기 주변 콘택 플러그(75b)를 구성한다. 상기 장벽 금속막을 형성하는 공정은 생략할 수도 있다.
상기 비트라인들(BL)은 상기 비트라인 콘택 플러그들(75a)을 덮도록 형성된다. 따라서, 상기 비트라인들(BL)은 상기 비트라인 콘택 플러그들(75a)을 통하여 상기 비트라인 불순물 영역들(71b)에 전기적으로 연결된다. 또한, 상기 비트라인들(BL)은 도 4에 보여진 상기 금속배선(IL)과 동시에 형성될 수 있다. 상기 금속배선(IL)은 상기 주변 콘택 플러그(75b)를 덮도록 형성된다.
본 발명은 상술한 실시예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 본 발명은 노어형 플래쉬 메모리 소자들 및 그 제조방법들에도 적용될 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 제어게이트 전극들의 각각이 활성영역들을 가로지르는 방향을 따라 배열된 부유게이트들 사이의 갭 영역을 관통하여 소자분리막 내로 연장된 연장부들을 갖도록 형성된다. 따라서, 상기 인접한 부유게이트들 사이의 커플링 커패시턴스를 현저히 감소시킬 수 있으므로, 하나의 선택된 플래쉬 메모리 셀을 프로그램시킬지라도 상기 프로그램된 플래쉬 메모리 셀에 인접한 다른 플래쉬 메모리 셀들의 문턱전압이 변하는 것을 방지할 수 있다. 또한, 상기 부유게이트들은 상기 활성영역들과 자기정렬되고 상기 활성영역들보다 큰 폭을 갖는다. 이에 더하여, 상기 부유게이트들은 실질적으로 평평한 바닥면들을 갖도록 형성된다. 이 경우에, 상기 부유게이트들의 양측의 하부 가장자리 코너들은 평면도로부터 보여질 때 상기 활성영역들의 양 가장자리 코너들로부터 이격된다. 따라서, 상기 부유게이트들 및 상기 활성영역들 사이의 누설전류를 현저히 감소시킬 수 있다.

Claims (33)

  1. 반도체기판의 소정영역에 형성되어 복수개의 평행한 셀 활성영역들을 한정하는 소자분리막;
    상기 셀 활성영역들 상부에 2차원적으로 배열되고 상기 셀 활성영역들과 자기정렬되되, 그들의 각각은 평평한 바닥면을 갖고 상기 셀 활성영역들보다 큰 폭을 갖는 복수개의 부유게이트들; 및
    상기 부유게이트들의 상부면들과 중첩하고 상기 셀 활성영역들의 상부를 가로지르는 복수개의 제어게이트 전극들을 포함하되, 상기 제어게이트 전극들의 각각은 상기 셀 활성영역들을 가로지르는 행 방향(row direction)을 따라 배열된 상기 부유게이트들 사이의 갭 영역들을 관통하고 상기 부유게이트들보다 낮은 연장부들(extensions)을 구비하는 플래쉬 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제어게이트 전극들의 상기 연장부들은 상기 소자분리막 내에 위치하는 것을 특징으로 하는 플래쉬 메모리 소자.
  3. 제 1 항에 있어서,
    상기 셀 활성영역들 및 상기 부유게이트들 사이에 개재된 터널 절연막; 및
    상기 부유게이트들 및 상기 제어게이트 전극들 사이에 개재된 게이트 층간유 전막(inter-gate dielectric layer)을 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자.
  4. 제 1 항에 있어서,
    상기 부유게이트들 사이의 상기 셀 활성영역들 내에 형성된 소오스/드레인 영역들을 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자.
  5. 제 1 항에 있어서,
    상기 제어게이트 전극들을 갖는 기판 상에 형성된 층간절연막; 및
    상기 층간절연막 상에 형성되고 상기 제어게이트 전극들의 상부를 가로지르도록 배치된 복수개의 비트라인들을 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자.
  6. 제 5 항에 있어서,
    상기 층간절연막을 관통하여 상기 소오스/드레인 영역들중 적어도 어느 하나를 상기 비트라인들중 적어도 어느 하나에 전기적으로 연결시키는 비트라인 콘택 플러그를 더 포함하되, 상기 비트라인 콘택 플러그는 차례로 적층된 하부 비트라인 콘택 플러그 및 상부 비트라인 콘택 플러그를 구비하는 것을 특징으로 하는 플래쉬 메모리 소자.
  7. 제 6 항에 있어서,
    상기 하부 비트라인 콘택 플러그는 실리콘 플러그이고, 상기 상부 비트라인 콘택 플러그는 금속 플러그인 것을 특징으로 하는 플래쉬 메모리 소자.
  8. 제 7 항에 있어서,
    상기 실리콘 플러그는 폴리실리콘 플러그 또는 단결정 실리콘 플러그이고, 상기 금속 플러그는 텅스텐 플러그인 것을 특징으로 하는 플래쉬 메모리 소자.
  9. 제 1 항에 있어서,
    상기 부유게이트들의 각각은 평평한 상부면을 갖는 것을 특징으로 하는 플래쉬 메모리 소자.
  10. 제 1 항에 있어서,
    상기 연장부들의 하부 단부들(lower ends)의 각각은 "V" 형태(a shape of "V") 또는 "U" 형태(a shape of "U")를 갖는 것을 특징으로 하는 플래쉬 메모리 소자.
  11. 제 5 항에 있어서,
    상기 반도체기판에 제공되고 상기 소자분리막에 의해 한정된 주변 활성영역;
    상기 층간절연막을 관통하여 상기 주변 활성영역과 접촉하는 주변 콘택 플러 그; 및
    상기 층간절연막 상에 형성되고 상기 주변 콘택 플러그와 접촉하는 금속 배선을 더 포함하되, 상기 주변 콘택 플러그는 금속 플러그만으로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자.
  12. 셀 어레이 영역 및 주변회로 영역을 갖는 반도체기판의 소정영역에 형성되어 상기 셀 어레이 영역 및 상기 주변회로 영역에 각각 복수개의 평행한 셀 활성영역들 및 적어도 하나의 주변 활성영역을 한정하는 소자분리막;
    상기 셀 활성영역들의 상부를 가로지르도록 배치되고 평면도로부터 보여질 때 서로 이격된 스트링 선택 라인(string selection line) 및 접지 선택 라인(groun selection line);
    상기 스트링 선택 라인 및 상기 접지 선택라인 사이의 상기 셀 활성영역들 상부에 2차원적으로 배열되고 상기 셀 활성영역들과 자기정렬되되, 그들의 각각은 평평한 바닥면을 갖고 상기 셀 활성영역들보다 큰 폭을 갖는 복수개의 부유게이트들; 및
    상기 부유게이트들의 상부면들과 중첩하고 상기 셀 활성영역들의 상부를 가로지르는 복수개의 제어게이트 전극들을 포함하되, 상기 제어게이트 전극들의 각각은 상기 셀 활성영역들을 가로지르는 행 방향(row direction)을 따라 배열된 상기 부유게이트들 사이의 갭 영역들을 관통하고 상기 부유게이트들보다 낮은 연장부들(extensions)을 갖는 낸드형 플래쉬 메모리 소자.
  13. 제 12 항에 있어서,
    상기 제어게이트 전극들의 상기 연장부들은 상기 소자분리막 내에 위치하는 것을 특징으로 하는 낸드형 플래쉬 메모리 소자.
  14. 제 12 항에 있어서,
    상기 셀 활성영역들 및 상기 부유게이트들 사이에 개재된 터널 절연막; 및
    상기 부유게이트들 및 상기 제어게이트 전극들 사이에 개재된 게이트 층간유전막(inter-gate dielectric layer)을 더 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리 소자.
  15. 제 12 항에 있어서,
    상기 부유게이트들 사이의 상기 셀 활성영역들 내에 형성된 소오스/드레인 영역들을 더 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리 소자.
  16. 제 12 항에 있어서,
    상기 제어게이트 전극들을 갖는 기판 상에 형성된 층간절연막; 및
    상기 층간절연막 상에 형성되고 상기 제어게이트 전극들의 상부를 가로지르도록 배치된 복수개의 비트라인들을 더 포함하되, 상기 비트라인들은 상기 층간절연막을 관통하는 비트라인 콘택홀들을 통하여 상기 스트링 선택 라인에 인접하고 상기 접지 선택라인의 반대편에 위치한 상기 셀 활성영역들에 전기적으로 접속되는 것을 특징으로 하는 낸드형 플래쉬 메모리 소자.
  17. 제 16 항에 있어서,
    상기 비트라인 콘택홀들을 채우는 비트라인 콘택 플러그들을 더 포함하되, 상기 비트라인 콘택 플러그들의 각각은 상기 셀 활성영역들에 접촉하는 하부 비트라인 콘택 플러그 및 상기 비트라인들에 접촉하는 상부 비트라인 콘택 플러그를 구비하는 것을 특징으로 하는 플래쉬 메모리 소자.
  18. 제 17 항에 있어서,
    상기 하부 비트라인 콘택 플러그는 실리콘 플러그이고, 상기 상부 비트라인 콘택 플러그는 금속 플러그인 것을 특징으로 하는 플래쉬 메모리 소자.
  19. 제 18 항에 있어서,
    상기 실리콘 플러그는 폴리실리콘 플러그 또는 단결정 실리콘 플러그이고, 상기 금속 플러그는 텅스텐 플러그인 것을 특징으로 하는 플래쉬 메모리 소자.
  20. 제 12 항에 있어서,
    상기 부유게이트들의 각각은 평평한 상부면을 갖는 것을 특징으로 하는 플래쉬 메모리 소자.
  21. 제 12 항에 있어서,
    상기 연장부들의 하부 단부들(lower ends)의 각각은 "V" 형태(a shape of "V") 또는 "U" 형태(a shape of "U")를 갖는 것을 특징으로 하는 플래쉬 메모리 소자.
  22. 제 12 항에 있어서,
    상기 층간절연막을 관통하여 상기 주변 활성영역과 접촉하는 주변 콘택 플러그; 및
    상기 층간절연막 상에 형성되고 상기 주변 콘택 플러그와 접촉하는 금속 배선을 더 포함하되, 상기 주변 콘택 플러그는 금속 플러그만으로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자.
  23. 반도체기판 상에 복수개의 평행한 트렌치 마스크 패턴들을 형성하는 것과,
    상기 트렌치 마스크 패턴들을 식각 마스크들로 사용하여 상기 반도체기판을 식각하여 복수개의 평행한 셀 활성영역들을 한정하는 트렌치 영역을 형성하는 것과,
    상기 트렌치 영역을 채우는 소자분리막을 형성하는 것과,
    상기 트렌치 마스크 패턴들을 제거하여 상기 셀 활성영역들과 자기정렬된 그루브들을 형성하되, 상기 그루브들은 상기 셀 활성영역들보다 큰 폭을 갖고 상기 셀 활성영역들을 노출시키도록 형성되고,
    상기 그루브들을 채우는 절연된 부유게이트 패턴들을 형성하는 것과,
    상기 부유게이트 패턴들 사이의 상기 소자분리막을 선택적으로 식각하여 리세스된 영역들을 형성하되, 상기 리세스된 영역들은 상기 부유게이트 패턴들보다 낮은 바닥면들(bottom surfaces)을 갖도록 형성되고,
    상기 리세스된 영역들을 갖는 기판 상에 게이트 층간유전막 및 제어게이트 도전막을 차례로 형성하는 것과,
    상기 제어게이트 도전막, 상기 게이트 층간유전막 및 상기 부유게이트 패턴들을 연속적으로 패터닝하여 상기 셀 활성영역들의 상부를 가로지르는 복수개의 제어게이트 전극들과 아울러서 상기 제어게이트 전극들 및 상기 셀 활성영역들 사이에 개재된 부유게이트들을 형성하는 것을 포함하는 플래쉬 메모리 소자의 제조방법.
  24. 제 23 항에 있어서, 상기 트렌치 마스크 패턴들을 형성하는 것은
    상기 반도체 기판 상에 트렌치 마스크막을 형성하는 것과,
    상기 트렌치 마스크막을 패터닝하는 것을 포함하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  25. 제 24 항에 있어서,
    상기 트렌치 마스크막은 적어도 완충막 및 화학기계적 연마 저지막을 차례로 적층시키어 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  26. 제 25 항에 있어서,
    상기 완충막은 실리콘 산화막으로 형성하고, 상기 화학기계적 연마 저지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  27. 제 25 항에 있어서, 상기 그루브들을 형성하는 것은
    상기 패터닝된 화학기계적 연마 저지막을 선택적으로 제거하여 상기 패터닝된 완충막을 노출시키는 것과,
    상기 패터닝된 완충막 및 상기 소자분리막을 등방성 식각하여 상기 셀 활성영역들을 노출시키는 것을 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  28. 제 23 항에 있어서, 상기 절연된 부유게이트 패턴들을 형성하는 것은
    상기 노출된 셀 활성영역들 상에 터널 절연막을 형성하는 것과,
    상기 터널 절연막을 갖는 기판 상에 상기 그루브들을 채우는 부유게이트 도전막을 형성하는 것과,
    상기 소자분리막의 상부면이 노출될 때까지 상기 부유게이트 도전막을 평탄화시키는 것을 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  29. 제 23 항에 있어서,
    상기 리세스된 영역들은 상기 부유게이트 패턴들을 식각 마스크들로 사용하여 상기 소자분리막을 리세스시킴으로써 형성되는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  30. 제 29 항에 있어서, 상기 소자분리막을 리세스시키는 것은 상기 소자분리막을 이방성 식각하는 것을 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  31. 제 29 항에 있어서, 상기 소자분리막을 리세스시키는 것은
    상기 소자분리막을 습식 식각 공정을 사용하여 식각하여 상기 부유게이트 패턴들의 두께보다 작은 깊이를 갖는 제1 리세스된 영역들을 형성하는 것과,
    상기 소자분리막을 이방성 건식식각 공정을 사용하여 식각하여 상기 제1 리세스된 영역들의 하부에 제2 리세스된 영역들을 형성하는 것을 포함하되, 상기 제2 리세스된 영역들은 상기 부유게이트 패턴들보다 낮은 바닥면들을 갖도록 형성되는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  32. 제 23 항에 있어서,
    상기 제어게이트 전극들 사이의 상기 셀 활성영역들 내로 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성하는 것과,
    상기 소오스/드레인 영역들을 갖는 기판 상에 층간절연막을 형성하는 것과,
    상기 층간절연막을 관통하여 상기 소오스/드레인 영역들중 적어도 어느 하나와 접촉하는 비트라인 콘택 플러그를 형성하되, 상기 비트라인 콘택 플러그는 차례로 적층된 하부 비트라인 콘택 플러그 및 상부 비트라인 콘택 플러그를 구비하도록 형성되고,
    상기 층간절연막 상에 상기 제어게이트 전극들을 가로지르는 적어도 하나의 비트라인을 형성하는 것을 더 포함하되, 상기 비트라인은 상기 상부 비트라인 콘택 플러그와 접촉하도록 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  33. 제 32 항에 있어서,
    상기 층간절연막을 관통하고 상기 셀 활성영역들에 인접한 상기 반도체기판에 접촉하는 주변 콘택 플러그를 형성하는 것을 더 포함하되, 상기 주변 콘택 플러그는 상기 상부 비트라인 콘택 플러그와 동시에 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
KR1020040099568A 2004-11-30 2004-11-30 활성영역들과 자기정렬된 부유게이트들을 갖는 플래쉬메모리 소자들 및 그 제조방법들 KR100605508B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040099568A KR100605508B1 (ko) 2004-11-30 2004-11-30 활성영역들과 자기정렬된 부유게이트들을 갖는 플래쉬메모리 소자들 및 그 제조방법들
US11/291,142 US20060124988A1 (en) 2004-11-30 2005-11-30 Methods of fabricating flash memory devices having self-aligned floating gate electrodes and related devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040099568A KR100605508B1 (ko) 2004-11-30 2004-11-30 활성영역들과 자기정렬된 부유게이트들을 갖는 플래쉬메모리 소자들 및 그 제조방법들

Publications (2)

Publication Number Publication Date
KR20060060494A KR20060060494A (ko) 2006-06-05
KR100605508B1 true KR100605508B1 (ko) 2006-07-28

Family

ID=36582800

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040099568A KR100605508B1 (ko) 2004-11-30 2004-11-30 활성영역들과 자기정렬된 부유게이트들을 갖는 플래쉬메모리 소자들 및 그 제조방법들

Country Status (2)

Country Link
US (1) US20060124988A1 (ko)
KR (1) KR100605508B1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100594326B1 (ko) * 2005-03-22 2006-06-30 삼성전자주식회사 2-비트 동작을 위한 비휘발성 메모리 소자 및 그 제조 방법
KR100655433B1 (ko) * 2005-04-14 2006-12-08 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100724561B1 (ko) * 2005-12-20 2007-06-04 삼성전자주식회사 단일측벽 핀 전계효과트랜지스터를 갖는 반도체소자 및 그형성방법
JP2007180482A (ja) * 2005-12-28 2007-07-12 Hynix Semiconductor Inc フラッシュメモリ素子の製造方法
JP4945165B2 (ja) 2006-04-28 2012-06-06 株式会社東芝 半導体装置の製造方法
KR100829605B1 (ko) * 2006-05-12 2008-05-15 삼성전자주식회사 소노스 타입의 비휘발성 메모리 장치의 제조 방법
KR100802076B1 (ko) * 2006-12-27 2008-02-12 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조방법
KR100932324B1 (ko) * 2007-06-29 2009-12-16 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
US20090302472A1 (en) * 2008-06-05 2009-12-10 Samsung Electronics Co., Ltd. Non-volatile memory devices including shared bit lines and methods of fabricating the same
US8426278B2 (en) 2010-06-09 2013-04-23 GlobalFoundries, Inc. Semiconductor devices having stressor regions and related fabrication methods
KR20130053017A (ko) * 2011-11-14 2013-05-23 에스케이하이닉스 주식회사 반도체 소자
KR20140130594A (ko) * 2013-05-01 2014-11-11 삼성전자주식회사 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법
US10304680B1 (en) 2017-12-22 2019-05-28 Macronix International Co., Ltd. Fabricating semiconductor devices having patterns with different feature sizes
US11659709B2 (en) * 2020-08-21 2023-05-23 Globalfoundries Singapore Pte. Ltd. Single well one transistor and one capacitor nonvolatile memory device and integration schemes

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020130357A1 (en) * 2001-03-14 2002-09-19 Hurley Kelly T. Self-aligned floating gate flash cell system and method
JP3917063B2 (ja) * 2002-11-21 2007-05-23 株式会社東芝 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20060124988A1 (en) 2006-06-15
KR20060060494A (ko) 2006-06-05

Similar Documents

Publication Publication Date Title
US7554149B2 (en) Flash memory devices comprising pillar patterns and methods of fabricating the same
KR100605510B1 (ko) 제어게이트 연장부를 갖는 플래시메모리소자의 제조방법
US6927133B2 (en) Semiconductor memory capable of being driven at low voltage and its manufacture method
US20060124988A1 (en) Methods of fabricating flash memory devices having self-aligned floating gate electrodes and related devices
US6882572B2 (en) Method of operating a semiconductor memory array of floating gate memory cells with horizontally oriented edges
KR100398955B1 (ko) 이이피롬 메모리 셀 및 형성 방법
JP5546740B2 (ja) 半導体装置
JP4493182B2 (ja) 半導体装置
US20040207005A1 (en) Nonvolatile memory cells having split gate structure and methods of fabricating the same
US6372564B1 (en) Method of manufacturing V-shaped flash memory
US8349720B2 (en) Nonvolatile semiconductor memory and manufacturing method thereof
JP2004022819A (ja) 半導体装置及びその製造方法
KR100454132B1 (ko) 비휘발성 기억소자 및 그 형성방법
US7592221B2 (en) Semiconductor memory device and manufacturing method thereof
KR100599087B1 (ko) 반도체 장치와 그 제조 방법
US7394696B2 (en) NAND type non-volatile memory device and method of forming the same
JP2009289949A (ja) 不揮発性半導体記憶装置
TWI784724B (zh) 具有設置在字線閘上方之抹除閘的分離閘2位元非揮發性記憶體單元及其製造方法
JP2010153904A (ja) 半導体装置
KR20030006962A (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
KR20020013193A (ko) 플레시 메모리 장치의 공통 소오스 라인 형성방법
KR20060064323A (ko) 자기 정렬된 공통 소오스 라인을 구비하는 비휘발성메모리 소자 및 그 형성 방법
KR20100059423A (ko) 플래쉬 메모리 소자 및 그 제조 방법
JP2014146834A (ja) 半導体装置
KR20080100968A (ko) 비휘발성 메모리 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee